標(biāo)準(zhǔn)和所述寄存器陣列模塊中配置的時序參數(shù)，按MCU的讀寫操作命令產(chǎn)生對應(yīng)的并 口讀寫時序； FPGA片外待測芯片分別與所述讀寫共用并口時序邏輯產(chǎn)生模塊和讀寫分離并口時序 邏輯產(chǎn)生模塊相連接。
2. 如權(quán)利要求1所述的測試電路，其特征在于，MCU寫FPGA之間的接口管腳定義如下： FPGA的抑0~抑7，F(xiàn)ALE，F(xiàn)READ，F(xiàn)START，F(xiàn)INT，F(xiàn)WRITE引腳與待測芯片連接，實(shí)現(xiàn)FPGA 對待測芯片的讀寫功能；其中，引腳抑0-FD7為8位數(shù)據(jù)接口端，引腳FALE為地址鎖存信號 端，引腳FREAD為讀信號端，引腳FWRITE為寫信號端，引腳FSTART端為啟動待測試芯片操 作信號端，引腳FINT為待測試芯片操作完成中斷信號端，引腳FRST為FPGA的復(fù)位RST信 號端，復(fù)位RST信號低電平有效，MCU上電時對FPGA進(jìn)行復(fù)位RST。
3. 如權(quán)利要求2所述的測試電路，其特征在于： 讀操作時，MCU將待測試芯片的寄存器地址，待讀出的字節(jié)數(shù)，"讀命令"分別寫入FPGA的寄存器中，MCU在FPGA的FSTART引腳給出一個正脈沖啟動讀操作；FPGA完成讀操作后通 過FINT引腳產(chǎn)生中斷通知MCU，MCU從FPGA的寄存器中讀出待測試芯片寄存器的內(nèi)容； 寫操作時，MCU將待測試芯片的寄存器的地址、數(shù)據(jù)、待寫入的字節(jié)數(shù)、和"寫命令"分別 寫入FPGA的寄存器中，MCU在FPGA的FSTART引腳給出一個正脈沖啟動寫操作；FPGA完成 寫操作后通過FINT引腳產(chǎn)生中斷通知MCU。
4. 如權(quán)利要求1或2所述的測試電路，其特征在于： MCU寫FPGA寄存器時，F(xiàn)PGA在地址鎖存信號FALE的上升沿鎖存地址，在寫信號FWR口E的上升沿鎖存數(shù)據(jù)； MCU讀FPGA寄存器時，F(xiàn)PGA在地址鎖存信號FALE的上升沿鎖存地址，在讀信號FREAD上升沿后將數(shù)據(jù)輸出到數(shù)據(jù)總線上，在讀信號FREAD下降沿后釋放數(shù)據(jù)總線。
5. 如權(quán)利要求1或2所述的測試電路，其特征在于；MCU端控制FPGA讀寫待測試芯 片時，F(xiàn)PGA在啟動待測試芯片操作信號FSTART上升沿后將待測試芯片操作完成中斷信號 FINT置為高電平，執(zhí)行寄存器中所指定的與待測試芯片的操作，操作完成后將待測試芯片 操作完成中斷信號FINT置為低電平，產(chǎn)生中斷。
6. 如權(quán)利要求1所述的測試電路，其特征在于，F(xiàn)PGA可接收的命令包括： 0代表FPGA按待測芯片的I/O上電順序或者其他時序要求初始化待測芯片，根據(jù)不同 芯片的規(guī)范產(chǎn)生不同的時序；在該命令完成后，待測芯片處于正常工作狀態(tài)，為后續(xù)測試做 好準(zhǔn)備； 1代表FPGA按總線模式FBusMode所指定的時序重復(fù)讀取待測試芯片的寄存器； 2代表FPGA按總線模式FBusMode所指定的時序重復(fù)寫入待測試芯片的寄存器； 3代表FPGA按總線模式FBusMode所指定的時序連續(xù)讀取待測試芯片的寄存器； 4代表FPGA按總線模式FBusMode所指定的時序連續(xù)寫入待測試芯片的寄存器。
7. 如權(quán)利要求1所述的測試電路，其特征在于：所述寄存器陣列模塊，用系統(tǒng)時鐘統(tǒng)計(jì) 出1個或者多個理想副載波周期之后，鎖定邊界。
8. 如權(quán)利要求1所述的測試電路，其特征在于：所述寄存器陣列模塊中讀寫共用時序 寄存器參數(shù)設(shè)置如下： FPGA寄存器FILHLL，AS脈沖寬度tLHLL，最小20ns; FPGA寄存器FIAVLL，復(fù)用的地址總線有效到AS低電平tAVLL，最小15ns; FPGA寄存器FILLAX，AS低電平后到復(fù)用地址總線失效時間tLLAX，最小8ns; FPGA寄存器FILLSL，AS低電平到NDS低電平tLLSL，最小15ns; FPGA寄存器FI化化，NCS低電平到NDS低電平t化化，最小化S; FPGA寄存器FIS肥H，NDS高電平到NCS高電平tS肥H，最小0ns; FPGA寄存器FISLDVR，NDS低電平到DATA有效tSLDVR，即讀周期，最大65ns; FPGA寄存器FIS皿Z，NDS高電平到DATA高阻態(tài)tS皿Z，即讀周期，最大20ns; FPGA寄存器FISLDVW，NDS低電平到DATA有效tSLDVW，即寫周期，最大35ns; FPGA寄存器FIS皿X，NDS高電平后數(shù)據(jù)保持時間tS皿X，即寫周期，保持時間，最小 8打S ; FPGA寄存器門細(xì)RX，NDS高電平后R/NW保持時間tSHRX，最小8ns; FPGA寄存器FI化甜，NDS脈沖寬度tSLSH，最小65ns; FPGA寄存器FIVASL，分離的地址總線有效到NDS低電平時間tVASL，最小30ns; FPGA寄存器FISHAX，NDS高電平后分離的地址總線有效tSHAX，最小8ns; FPGA寄存器FI甜化，讀寫之間的間隔周期tS服L，最小15化S; FPGA寄存器FIRV化，R/NW有效到NDS低電平tRV化，最小8ns; 其中，NDS表示數(shù)據(jù)鎖存信號，低電平有效；NCS表示片選有效信號，低電平有效；AS表 示地址鎖存信號，高電平有效；DATA表示8位數(shù)據(jù)信號；R/NW表示讀寫模式選擇信號，1為 讀，0為寫。
9. 如權(quán)利要求8所述的測試電路，其特征在于，所述讀寫共用并口時序邏輯產(chǎn)生模塊， 根據(jù)讀寫共用時序寄存器的參數(shù)配置和讀寫命令，產(chǎn)生符合并口時序邏輯的讀寫信號，從 數(shù)據(jù)寄存器讀取數(shù)據(jù)寫入外部待測試邏輯相應(yīng)地址，或者從外部待測試芯片的相應(yīng)地址按 照時序寄存器的時序讀取數(shù)據(jù)寫入內(nèi)部數(shù)據(jù)寄存器。
10. 如權(quán)利要求1所述的測試電路，其特征在于：所述寄存器陣列模塊中讀寫分離時序 寄存器參數(shù)設(shè)置如下： FPGA寄存器F0LHLL，ALE脈沖寬度tLHLL，最小20ns; FPGA寄存器F0AVLL，復(fù)用的地址總線有效到ALE低電平tAV化，最小15ns; FPGA寄存器TOLLAX，ALE低電平后到復(fù)用地址總線失效時間tLLAX，最小8ns; FPGA寄存器F0LLWL，ALE低電平到NVR，N畑低電平時間tLLWL，最小15ns; FPGA寄存器F0化WL，NCS低電平到N畑，NWR低電平時間t化WL，最小0ns; FPGA寄存器F0WHCH，N畑，NWR高電平到NCS高電平tWHCH，最小0ns; FPGA寄存器FORLDV，N畑低電平到DATA有效tRLDV，最大65ns; FPGA寄存器FORHDZ，N畑高電平到DATA高阻態(tài)tRHDZ，最大20ns; FPGA寄存器FOWLDV，NWR低電平到DATA有效tWLDV，最大35ns; FPGA寄存器FOWHDX，NWR高電平后DATA保持時間tWHDX，最小8ns; FPGA寄存器FOWLWH,N畑，NWR脈沖寬度tWLWH;最小65ns; FPGA寄存器FOAVWL，分離的地址總線有效到N畑，NWR低電平tVAWL，最小30ns; FPGA寄存器FOWHAX，NWR高電平后到分離的地址總線有效tWHAX，最小8ns; FPGA寄存器F0WHWL,read/write之間的時間間隔tWHWL,最小150ns; 其中，ALE表示地址鎖存脈沖，高電平有效；NWR表示寫脈沖，低電平有效；NRD表示讀脈 沖，低電平有效；read表示讀操作，write表示寫操作。
11. 如權(quán)利要求10所述的測試電路，其特征在于：所述讀寫分離并口時序邏輯產(chǎn)生模 塊，根據(jù)讀寫分離時序寄存器的參數(shù)配置和讀寫命令，產(chǎn)生符合并口時序邏輯的讀寫信號， 從數(shù)據(jù)寄存器讀取數(shù)據(jù)寫入外部待測試邏輯相應(yīng)地址，或者從外部待測試芯片的相應(yīng)地址 按照時序寄存器的時序讀取數(shù)據(jù)寫入內(nèi)部數(shù)據(jù)寄存器。
12. 如權(quán)利要求9或11所述的測試電路，其特征在于：所述MCU接口模塊將來自上位 機(jī)MCU的讀寫操作寫入所述寄存器陣列模塊；控制信號產(chǎn)生模塊中的操作計(jì)數(shù)器從所述寄 存器陣列模塊加載一次操作的周期參數(shù)；當(dāng)MCU寫或者讀操作碼有效時，自減開始信號有 效，所述操作計(jì)數(shù)器從加載的周期參數(shù)開始做自減操作；所述操作計(jì)數(shù)器啟動后，控制信號 產(chǎn)生模塊中的各控制信號產(chǎn)生邏輯模塊在操作計(jì)數(shù)器計(jì)數(shù)的不同階段，按照并口的讀寫共 用時序標(biāo)準(zhǔn)和讀寫分離時序標(biāo)準(zhǔn)，順序產(chǎn)生相關(guān)控制信號。
13. 如權(quán)利要求12所述的測試電路，其特征在于；所述操作計(jì)數(shù)器每次計(jì)數(shù)為0之后， 如果地址不等于最后操作地址，則重新加載周期參數(shù)，繼續(xù)讀寫操作，如果地址等于最后的 操作地址，則停止加載。
【專利摘要】本發(fā)明公開了一種基于FPGA的可編程并口時序測試電路，包括：一MCU接口電路，用于完成上位機(jī)MCU與FPGA片上邏輯電路的接口通信；一寄存器陣列模塊，用于存儲要產(chǎn)生的各個時序參數(shù)值以及MCU的讀寫命令字；一讀寫共用并口時序邏輯產(chǎn)生模塊，用于根據(jù)讀寫共用時序標(biāo)準(zhǔn)和所述寄存器陣列模塊中配置的時序參數(shù)，按MCU的讀寫操作命令產(chǎn)生對應(yīng)的并口讀寫時序；一讀寫分離并口時序邏輯產(chǎn)生模塊，用于根據(jù)讀寫共用時序標(biāo)準(zhǔn)和所述寄存器陣列模塊中配置的時序參數(shù)，按MCU的讀寫操作命令產(chǎn)生對應(yīng)的并口讀寫時序。本發(fā)明可以實(shí)現(xiàn)對待測試芯片的不同時序情況的拉偏測試。
【IPC分類】G06F11-26
【公開號】CN104714871
【申請?zhí)枴緾N201310684623
【發(fā)明人】王永流, 葉宏偉
【申請人】上海華虹集成電路有限責(zé)任公司
【公開日】2015年6月17日
【申請日】2013年12月13日