元時(shí)間周期Tsym_rx的定時(shí)余裕。這些降低的定時(shí)余裕允許碼元時(shí)間周期Tsym_rx更短以達(dá)成更高的數(shù)據(jù)速率。
[0067]圖7示出了根據(jù)本公開的一實(shí)施例的時(shí)鐘恢復(fù)電路520。該時(shí)鐘恢復(fù)電路520包括耦合到第一接收機(jī)150A的輸出的第一邊沿檢測(cè)電路710A，耦合到第二接收機(jī)150B的輸出的第二邊沿檢測(cè)電路710B，以及耦合到第三接收機(jī)150C的輸出的第三邊沿檢測(cè)電路710C。時(shí)鐘恢復(fù)電路520還包括或(0R)門720和延遲電路730。在圖7中所示的示例中，或門720用與反相器727串聯(lián)耦合的或非(N0R)門722實(shí)現(xiàn)。
[0068]每個(gè)邊沿檢測(cè)電路710A-710C包括第一觸發(fā)器750A-750C，第二觸發(fā)器745A-745C、反相器740A-740C、以及或門760A-760C。第一觸發(fā)器750A-750C具有耦合到相應(yīng)接收機(jī)150A-150C的輸出的時(shí)鐘輸入，以及耦合到電源電壓vdda的數(shù)據(jù)輸入。第一觸發(fā)器750A-750C被配置成當(dāng)在時(shí)鐘輸入處檢測(cè)到上升信號(hào)沿時(shí)，向或門760A-760C的輸入之一輸出1。結(jié)果，第一觸發(fā)器750A-750C檢測(cè)相應(yīng)接收機(jī)輸出中的上升轉(zhuǎn)變(0到1)并且在當(dāng)檢測(cè)到上升轉(zhuǎn)變時(shí)輸出1。第二觸發(fā)器745A-750C具有通過反相器740A-740C耦合到相應(yīng)接收機(jī)150A-150C的輸出的時(shí)鐘輸入，以及耦合到電源電壓vdda的數(shù)據(jù)輸入。第二觸發(fā)器745A-750C被配置成當(dāng)在時(shí)鐘輸入處檢測(cè)到上升信號(hào)沿時(shí)，向或門760A-760C的另一輸入輸出1。因?yàn)榉聪嗥?40A-740C將接收機(jī)輸出反相，所以第二觸發(fā)器745A-745C檢測(cè)接收機(jī)輸出中的下降轉(zhuǎn)變(1到0)，并且在當(dāng)下降轉(zhuǎn)變被檢測(cè)到時(shí)向或門760A-760C的另一輸入輸出1。當(dāng)?shù)谝挥|發(fā)器750A-750C或者第二觸發(fā)器745A-745C中的任一者輸出1時(shí)，或門760A-760C輸出1，并且因此當(dāng)檢測(cè)到相應(yīng)接收機(jī)輸出中的上升或下降轉(zhuǎn)變中的任一者時(shí)輸出1。由此，每個(gè)邊沿檢測(cè)電路710A-710C當(dāng)在相應(yīng)接收機(jī)輸出中檢測(cè)到轉(zhuǎn)變(上升或下降轉(zhuǎn)變)時(shí)輸出1。
[0069]或門720門具有耦合到第一邊沿檢測(cè)電路710A的輸出的第一輸入、耦合到第二邊沿檢測(cè)電路710B的輸出的第二輸入，以及耦合到第三邊沿檢測(cè)電路710C的輸出的第三輸入。結(jié)果，或門720在邊沿檢測(cè)電路710A-710C中的任一者輸出1時(shí)輸出1，并且因此當(dāng)邊沿檢測(cè)電路710A-710C中的任一者在相應(yīng)接收機(jī)輸出中檢測(cè)到轉(zhuǎn)變時(shí)輸出1。
[0070]假定邊沿檢測(cè)單路710A-710C中的觸發(fā)器在每個(gè)碼元前被重置，則或門720在每個(gè)碼元的開始處初始地輸出0。當(dāng)邊沿檢測(cè)電路710A-710C中的第一者檢測(cè)到相應(yīng)接收機(jī)輸出中的轉(zhuǎn)變并且向或門720輸出1時(shí)，或門720輸出1，從而在時(shí)鐘恢復(fù)電路520的輸出(記為rck)處生成時(shí)鐘脈沖610。或門720的輸出從0到1的轉(zhuǎn)變對(duì)應(yīng)于時(shí)鐘脈沖610的上升沿。由于觸發(fā)器和或門中的傳播延遲，在檢測(cè)到接收機(jī)輸出中的第一(最早)轉(zhuǎn)變與時(shí)鐘脈沖610的上升沿之間有短時(shí)間延遲tl。該時(shí)間延遲在圖6中由標(biāo)記為tl的箭頭描
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[0071]時(shí)鐘恢復(fù)電路520的輸出通過延遲電路730被反饋到觸發(fā)器745A-745C以及750A-750C的重置輸入。當(dāng)或門720的輸出從0轉(zhuǎn)變到1 (上升時(shí)鐘沿)時(shí)，延遲電路730在tdelay的時(shí)間延遲之后向觸發(fā)器的重置輸入輸出重置信號(hào)620。該延遲在圖6中由標(biāo)記為tdelay的從時(shí)鐘脈沖610的上升沿到重置信號(hào)620的開始的箭頭描繪。重置信號(hào)620使得所有的觸發(fā)器輸出0。結(jié)果，在短延遲t2之后，或門720的輸出從1轉(zhuǎn)變到0。從1到0的轉(zhuǎn)變對(duì)應(yīng)于時(shí)鐘脈沖610的下降沿。由此，如圖6中所示，時(shí)鐘脈沖的寬度約等于tdelay與t2之和。
[0072]當(dāng)或門的輸出從1轉(zhuǎn)變到0時(shí)，延遲電路730在延遲電路730的時(shí)間延遲tdelay之后結(jié)束去往這些觸發(fā)器的重置輸入的重置信號(hào)620。該時(shí)間延遲在圖6中由標(biāo)記為tdelay的從時(shí)鐘脈沖610的下降沿到重置信號(hào)620的結(jié)束的箭頭描繪。在重置信號(hào)620結(jié)束之后，觸發(fā)器準(zhǔn)備好檢測(cè)接收機(jī)輸出中的關(guān)于下一碼元的轉(zhuǎn)變。
[0073]在一方面，時(shí)鐘恢復(fù)電路520滿足一下定時(shí)約束:
[0074]tskew<tl+tdelay+t2+tdelay.
[0075]該約束幫助確保重置信號(hào)620在當(dāng)前碼元的tskew之后結(jié)束。若重置信號(hào)620在當(dāng)前碼元的tskew之前結(jié)束，那么接收機(jī)輸出中的發(fā)生在重置信號(hào)620的結(jié)束與tskew的結(jié)束之間的轉(zhuǎn)變就可能使得恢復(fù)時(shí)鐘電路520為當(dāng)前碼元生成第二時(shí)鐘脈沖，從而使得觸發(fā)器530在一個(gè)碼元周期中被觸發(fā)兩次。假定tl和t2相對(duì)于tskew而言較小，則該定時(shí)約束能夠通過將延遲電路730的時(shí)間延遲tdelay設(shè)置成約等于或大于l/2*tskew而被滿足。在該方面，tskew可包括由于信道條件導(dǎo)致的偏斜。延遲電路730可以用串聯(lián)耦合的多個(gè)反相器或者其他類型的延遲元件來實(shí)現(xiàn)。
[0076]在一個(gè)實(shí)施例中，時(shí)鐘恢復(fù)電路還包括一個(gè)輸入耦合到開始信號(hào)并且另一輸入耦合到延遲電路730、并且輸出耦合到觸發(fā)器的重置輸入的與(AND)門770。與門770在開始信號(hào)為1時(shí)，將延遲電路730的輸出傳遞到觸發(fā)器的重置輸入，并且在開始信號(hào)為0時(shí)阻塞延遲電路730的輸出去往觸發(fā)器的重置輸入。開始信號(hào)可以被設(shè)置成0以在時(shí)鐘恢復(fù)電路520并不被在使用時(shí)禁用時(shí)鐘恢復(fù)電路520以節(jié)省功率。
[0077]圖8示出了根據(jù)本公開的一實(shí)施例的延遲電路730的示例性實(shí)現(xiàn)。在該實(shí)施例中，延遲電路730包括串聯(lián)耦合到延遲鏈的多個(gè)反相器810-1到810-8、以及復(fù)用器820。復(fù)用器820具有耦合到延遲鏈中的第四反相器810-4的輸出的第一輸入，以及耦合到延遲鏈中的最后一個(gè)反相器810-8的輸出的第二輸入。在選擇信號(hào)(記為s)的控制下，復(fù)用器820選擇性地將第四反相器810-4的輸出或者最后一個(gè)反相器810-8的輸出中的任一者親合到延遲電路730的輸出。這允許延遲電路730的時(shí)間延遲(tdelay)被調(diào)節(jié)。例如，第四反相器810-4的輸出可以被選擇以使得tdelay更短，并且最后一個(gè)反相器810_8的輸出可以被選擇以使得tdelay更長。如以上所討論的，tdelay可以被設(shè)置成約等于或者大于l/2*tskew。由此，tdelay可以根據(jù)tskew中的改變而被調(diào)節(jié)。為了在tdelay的調(diào)解中提供更大的粒度，復(fù)用器820可以具有耦合到延遲鏈中的其他反相器的輸出的附加的輸入以允許其他反相器的輸出被選擇。
[0078]在一個(gè)實(shí)施例中，復(fù)用器820可以是反相復(fù)用器820。結(jié)果，延遲電路730的輸出(dout)可以相對(duì)于輸入(din)被反相。在該實(shí)施例中，從延遲電路730輸出的重置信號(hào)可以具有圖6中所示的重置信號(hào)的相反極性，并且每個(gè)觸發(fā)器745A-745C和750A-750C可以具有反相重置輸入(rn)。
[0079]圖9示出了根據(jù)本公開的一實(shí)施例的延遲電路525A-525C之一的示例性實(shí)現(xiàn)。延遲電路525A-525C中的每一者可以使用圖9中所示的延遲電路525來實(shí)現(xiàn)。在該示例中，延遲電路525包括用于提供以上所討論的長達(dá)tl的延遲的第一部分910，以及用于提供以上所討論的長達(dá)保持時(shí)間的延遲的第二部分920。由此，總的延遲約等于tl與保持時(shí)間之和。第一部分910用與時(shí)鐘恢復(fù)電路520中的組件相同或類似的組件實(shí)現(xiàn)。這樣做使得延遲電路525的第一部分910中的延遲接近匹配tl，其為從時(shí)鐘恢復(fù)電路520在接收機(jī)輸出中檢測(cè)到轉(zhuǎn)變的時(shí)間與時(shí)鐘恢復(fù)電路520輸出對(duì)應(yīng)時(shí)鐘沿的時(shí)間的延遲。
[0080]延遲電路525的第一部分910包括延遲電路930、第一或門940以及第二或門950。延遲電路930使時(shí)鐘仿效于時(shí)鐘恢復(fù)電路520中的觸發(fā)器745A-745C和750A-750C中的一者中的Q延遲。例如，延遲電路930可包括仿效觸發(fā)器的鎖存器(例如，主控鎖存器和從動(dòng)鎖存器)中的反相器的反相器。延遲電路930被解說為圖9中的觸發(fā)器以表達(dá)延遲電路930仿效時(shí)鐘恢復(fù)電路中的觸發(fā)器延遲，但是將會(huì)領(lǐng)會(huì)，延遲電路930嚴(yán)格意義上并非觸發(fā)器。
[0081]第一或門940仿效時(shí)鐘恢復(fù)電路520中或門760A-760C之一中的延遲。第一或門940具有兩個(gè)輸入，其中一個(gè)輸入被親合到延遲電路525的信號(hào)路徑，并且另一個(gè)輸入被親合到電壓vssa(邏輯0)。第二或門950仿效時(shí)鐘恢復(fù)電路520的或門720中的延遲。就此，第二或門950可以用串聯(lián)耦合的或非門952和反相器957來實(shí)現(xiàn)，其中或非門952和反相器957分別