儲(chǔ)控制 模塊連接；
[0031] 所述地址選通控制III還與數(shù)據(jù)輸入輸出與命令字分解存儲(chǔ)控制模塊和4位工作 模式分頻倍數(shù)編碼雙端口存儲(chǔ)器連接；
[0032] 所述4位工作模式分頻倍數(shù)編碼雙端口存儲(chǔ)器還與數(shù)據(jù)輸入輸出與命令字分解 存儲(chǔ)控制模塊連接；
[0033] 所述地址選通控制IV還與數(shù)據(jù)輸入輸出與命令字分解存儲(chǔ)控制模塊和3位狀態(tài) 控制雙端口存儲(chǔ)器連接；
[0034] 所述3位狀態(tài)控制雙端口存儲(chǔ)器還與數(shù)據(jù)輸入輸出與命令字分解存儲(chǔ)控制模塊、 8位微處理器應(yīng)用系統(tǒng)的復(fù)位信號(hào)連接；如果輸入的復(fù)位信號(hào)為有效的復(fù)位信號(hào)，復(fù)位3位 狀態(tài)控制雙端口存儲(chǔ)器，停止所有計(jì)數(shù)器的計(jì)數(shù)。
[0035] 其再進(jìn)一步技術(shù)方案是：所述計(jì)數(shù)器溢出標(biāo)志控制模塊包括非門，MO工作模式位 寄存器組，溢出清零脈沖控制器，與非門I，D觸發(fā)器I，與門I，與非門II，D觸發(fā)器II，與 非門III，D觸發(fā)器III，與門II，與非門IV，D觸發(fā)器IV，與非門V，D觸發(fā)器V，與門III，與非門 VI，D觸發(fā)器VI，與非門W，D觸發(fā)器W，與非門W，D觸發(fā)器W，與門IV，與非門IX，D觸發(fā)器 IX，與非門X，D觸發(fā)器X，與門V，與非門XI，D觸發(fā)器XI，與非門XLD觸發(fā)器XL與門VI，與 非門XIII，D觸發(fā)器XIII，與非門XIV，D觸發(fā)器XIV ;
[0036] 所述非門的輸入端與數(shù)據(jù)輸入輸出與命令字分解存儲(chǔ)控制模塊的狀態(tài)控制寄存 器的MO輸出端連接，輸出端與MO工作模式位寄存器組的一個(gè)輸入端連接；
[0037] MO工作模式位寄存器組的另三個(gè)輸入端分別與8位微處理器應(yīng)用系統(tǒng)的復(fù)位信 號(hào)輸出端、數(shù)據(jù)輸入輸出與命令字分解存儲(chǔ)控制模塊的讀寫信號(hào)控制模塊的寫工作模式濾 波編碼命令字信號(hào)輸出端和計(jì)數(shù)器編號(hào)寄存器的計(jì)數(shù)器編號(hào)輸出端連接，輸出端分別與門 I、與門II、與門III、與門IV、與門V、與門VI的一個(gè)輸入端連接；
[0038] 溢出清零脈沖控制器的三個(gè)輸入端分別與數(shù)據(jù)輸入輸出與命令字分解存儲(chǔ)控制 模塊的讀寫信號(hào)控制模塊的寫狀態(tài)控制命令字信號(hào)輸出端、狀態(tài)控制寄存器的清溢出標(biāo)志 輸出端和計(jì)數(shù)器編號(hào)寄存器的計(jì)數(shù)器編號(hào)輸出端連接，輸出端分別與非門I、與非門II、與 非門III、與非門IV、與非門V、與非門VI、與非門W、與非門VDI、與非門IX、與非門X、與非門 XI、與非門M、與非門XIII、與非門XIV的一個(gè)輸入端連接；輸出端還與D觸發(fā)器I、D觸發(fā) 器II、D觸發(fā)器III、D觸發(fā)器IV、D觸發(fā)器V、D觸發(fā)器VI、D觸發(fā)器W、D觸發(fā)器VDI、D觸發(fā)器 IX、D觸發(fā)器X、D觸發(fā)器XI、D觸發(fā)器XH、D觸發(fā)器XIII和D觸發(fā)器XIV的數(shù)據(jù)輸入端連接；
[0039]與非門I的另一個(gè)輸入端與計(jì)數(shù)處理控制模塊的溢出標(biāo)志輸出端連接，輸出端與 D觸發(fā)器I的時(shí)鐘信號(hào)輸入端連接；
[0040] D觸發(fā)器I的數(shù)據(jù)輸出端和與門I的另一個(gè)輸入端連接；
[0041] 與門I的輸出端作為16位計(jì)數(shù)器0的溢出標(biāo)志輸出信號(hào)與8位微處理器應(yīng)用系 統(tǒng)連接；
[0042] 與非門II的另一個(gè)輸入端與計(jì)數(shù)處理控制模塊的溢出標(biāo)志輸出端連接，輸出端與D觸發(fā)器II的時(shí)鐘信號(hào)輸入端連接；
[0043] D觸發(fā)器II的數(shù)據(jù)輸出端作為16位計(jì)數(shù)器1/32位計(jì)數(shù)器0的溢出標(biāo)志輸出信號(hào) 輸出端與8位微處理器應(yīng)用系統(tǒng)連接；
[0044] 與非門III的另一個(gè)輸入端與計(jì)數(shù)處理控制模塊的溢出標(biāo)志輸出端連接，輸出端與 D觸發(fā)器III的時(shí)鐘信號(hào)輸入端連接；
[0045] D觸發(fā)器III的數(shù)據(jù)輸出端和與門II的另一個(gè)輸入端連接；
[0046] 與門II的輸出端作為16位計(jì)數(shù)器2的溢出標(biāo)志輸出信號(hào)與8位微處理器應(yīng)用系 統(tǒng)連接；
[0047] 與非門IV的另一個(gè)輸入端與計(jì)數(shù)處理控制模塊的溢出標(biāo)志輸出端連接，輸出端與 D觸發(fā)器IV的時(shí)鐘信號(hào)輸入端連接；
[0048] D觸發(fā)器IV的數(shù)據(jù)輸出端作為16位計(jì)數(shù)器3/32位計(jì)數(shù)器1的溢出標(biāo)志輸出信號(hào) 輸出端與8位微處理器應(yīng)用系統(tǒng)連接；
[0049] 與非門V的另一個(gè)輸入端與計(jì)數(shù)處理控制模塊的溢出標(biāo)志輸出端連接，輸出端與 D觸發(fā)器V的時(shí)鐘信號(hào)輸入端連接；
[0050] D觸發(fā)器V的數(shù)據(jù)輸出端和與門III的另一個(gè)輸入端連接；
[0051] 與門III的輸出端作為16位計(jì)數(shù)器4的溢出標(biāo)志輸出信號(hào)與8位微處理器應(yīng)用系 統(tǒng)連接；
[0052] 與非門VI的另一個(gè)輸入端與計(jì)數(shù)處理控制模塊的溢出標(biāo)志輸出端連接，輸出端與 D觸發(fā)器VI的時(shí)鐘信號(hào)輸入端連接；
[0053] D觸發(fā)器VI的數(shù)據(jù)輸出端作為16位計(jì)數(shù)器5/32位計(jì)數(shù)器2的溢出標(biāo)志輸出信號(hào) 輸出端與8位微處理器應(yīng)用系統(tǒng)連接；
[0054] 與非門W的另一個(gè)輸入端與計(jì)數(shù)處理控制模塊的溢出標(biāo)志輸出端連接，輸出端與 D觸發(fā)器W的時(shí)鐘信號(hào)輸入端連接；
[0055] D觸發(fā)器W的數(shù)據(jù)輸出端作為16位計(jì)數(shù)器6的溢出標(biāo)志輸出信號(hào)輸出端與8位微 處理器應(yīng)用系統(tǒng)連接；
[0056] 與非門VID的另一個(gè)輸入端與計(jì)數(shù)處理控制模塊的溢出標(biāo)志輸出端連接，輸出端與 D觸發(fā)器VID的時(shí)鐘信號(hào)輸入端連接；
[0057] D觸發(fā)器VID的數(shù)據(jù)輸出端和與門IV的另一個(gè)輸入端連接；
[0058] 與門IV的輸出端作為16位計(jì)數(shù)器7的溢出標(biāo)志輸出信號(hào)與8位微處理器應(yīng)用系 統(tǒng)連接；
[0059] 與非門IX的另一個(gè)輸入端與計(jì)數(shù)處理控制模塊的溢出標(biāo)志輸出端連接，輸出端與 D觸發(fā)器IX的時(shí)鐘信號(hào)輸入端連接；
[0060] D觸發(fā)器IX的數(shù)據(jù)輸出端作為16位計(jì)數(shù)器8/32位計(jì)數(shù)器3的溢出標(biāo)志輸出信號(hào) 輸出端與8位微處理器應(yīng)用系統(tǒng)連接；
[0061] 與非門X的另一個(gè)輸入端與計(jì)數(shù)處理控制模塊的溢出標(biāo)志輸出端連接，輸出端與 D觸發(fā)器X的時(shí)鐘信號(hào)輸入端連接；
[0062]D觸發(fā)器X的數(shù)據(jù)輸出端和與門V的另一個(gè)輸入端連接；
[0063] 與門V的輸出端作為16位計(jì)數(shù)器9的溢出標(biāo)志輸出信號(hào)與8位微處理器應(yīng)用系 統(tǒng)連接；
[0064] 與非門XI的另一個(gè)輸入端與計(jì)數(shù)處理控制模塊的溢出標(biāo)志輸出端連接，輸出端與 D觸發(fā)器XI的時(shí)鐘信號(hào)輸入端連接；
[0065] D觸發(fā)器XI的數(shù)據(jù)輸出端作為16位計(jì)數(shù)器10/32位計(jì)數(shù)器4的溢出標(biāo)志輸出信號(hào) 輸出端與8位微處理器應(yīng)用系統(tǒng)連接；
[0066] 與非門XH的另一個(gè)輸入端與計(jì)數(shù)處理控制模塊的溢出標(biāo)志輸出端連接，輸出端與 D觸發(fā)器XH的時(shí)鐘信號(hào)輸入端連接；
[0067]D觸發(fā)器XH的數(shù)據(jù)輸出端和與門VI的一個(gè)輸入端連接；
[0068] 與門VI的輸出端作為16位計(jì)數(shù)器11的溢出標(biāo)志輸出信號(hào)與8位微處理器應(yīng)用系 統(tǒng)連接；
[0069]與非門XIII的另一個(gè)輸入端與計(jì)數(shù)處理控制模塊的溢出標(biāo)志輸出端連接，輸出端 與D觸發(fā)器XIII的時(shí)鐘信號(hào)輸入端連接；
[0070] D觸發(fā)器XIII的數(shù)據(jù)輸出端作為16位計(jì)數(shù)器12/32位計(jì)數(shù)器5的溢出標(biāo)志輸出信 號(hào)輸出端與8位微處理器應(yīng)用系統(tǒng)連接；
[0071] 與非門XIV的另一個(gè)輸入端與計(jì)數(shù)處理控制模塊的溢出標(biāo)志輸出端連接，輸出端 與D觸發(fā)器XIV的時(shí)鐘信號(hào)輸入端連接；
[0072] D觸發(fā)器XIV的數(shù)據(jù)輸出端作為16位計(jì)數(shù)器13溢出標(biāo)志輸出信號(hào)輸出端與8位 微處理器應(yīng)用系統(tǒng)連接。
[0073] 由于采用以上結(jié)構(gòu)，本實(shí)用新型之一種與8位微處理器應(yīng)用系統(tǒng)連接的計(jì)數(shù)器IP 核具有以下有益效果：
[0074] 1.與8位微處理器應(yīng)用系統(tǒng)連接，編程控制便利
[0075] 本實(shí)用新型的計(jì)數(shù)器IP核可以直接與8位微處理器應(yīng)用系統(tǒng)連接，對(duì)計(jì)數(shù)器IP 核中的每個(gè)計(jì)數(shù)器進(jìn)行功能設(shè)置時(shí)，8位微處理器只需要向計(jì)數(shù)器IP核發(fā)送1個(gè)命令字即 可確定該計(jì)數(shù)器的工作模式，計(jì)數(shù)濾波基準(zhǔn)時(shí)鐘脈沖的濾波參數(shù)；發(fā)送另一個(gè)命令字啟動(dòng) 該計(jì)數(shù)器的計(jì)數(shù)工作，以及是否清該計(jì)數(shù)器的溢出標(biāo)志和是否清計(jì)數(shù)當(dāng)前值；對(duì)于一個(gè)16 位計(jì)數(shù)器，分時(shí)傳輸高8位和低8位計(jì)數(shù)參數(shù)；對(duì)于一個(gè)32位計(jì)數(shù)器，分四次傳輸32位計(jì) 數(shù)參數(shù)；8位微處理器還可以按照計(jì)數(shù)器的地址直接讀出該計(jì)數(shù)器的實(shí)時(shí)計(jì)數(shù)值，編程控 制計(jì)數(shù)器便利。
[0076] 2.適合數(shù)量眾多計(jì)數(shù)器計(jì)數(shù)與計(jì)數(shù)控制的系統(tǒng)需求
[0077] 本實(shí)用新型的計(jì)數(shù)器IP核內(nèi)部有14個(gè)16位計(jì)數(shù)器，根據(jù)計(jì)數(shù)應(yīng)用的需要設(shè)置命 令字可以將2個(gè)16位計(jì)數(shù)器組成32位計(jì)數(shù)器，能夠設(shè)置組成6個(gè)32位計(jì)數(shù)器，還能夠設(shè) 置選擇四種計(jì)數(shù)濾波基準(zhǔn)時(shí)鐘脈沖的濾波參數(shù)；計(jì)數(shù)產(chǎn)生計(jì)數(shù)溢出信號(hào)時(shí)，本實(shí)用新型的 計(jì)數(shù)器IP核能夠自動(dòng)重新裝載計(jì)數(shù)參數(shù)，能夠滿足數(shù)量眾多計(jì)數(shù)器計(jì)數(shù)與計(jì)數(shù)控制的系 統(tǒng)需求。
[0078] 3.FPGA并行處理計(jì)數(shù)，計(jì)數(shù)器IP核性價(jià)比高
[0079] 本實(shí)用新型除8位微處理器對(duì)計(jì)數(shù)器進(jìn)行功能設(shè)置、計(jì)數(shù)參數(shù)傳輸、軟件清計(jì)數(shù) 溢出標(biāo)志，讀出計(jì)數(shù)當(dāng)前值，以及需要清計(jì)數(shù)當(dāng)前值的操作之外，將不占用8位微處理器的 程序執(zhí)行時(shí)間；應(yīng)用FPGA設(shè)計(jì)硬連接電路組成的計(jì)數(shù)器IP核能夠重構(gòu)成為7個(gè)16位計(jì)數(shù) 器，能夠設(shè)置組成3個(gè)32位計(jì)數(shù)器；本實(shí)用新型的一種與8位微處理器應(yīng)用系統(tǒng)連接的計(jì) 數(shù)器IP核能夠選擇四種計(jì)數(shù)濾波基準(zhǔn)時(shí)鐘脈沖的濾波參數(shù)，實(shí)現(xiàn)對(duì)計(jì)數(shù)輸入脈沖的濾波， 自動(dòng)重新裝載計(jì)數(shù)參數(shù)，占用8位微處理器的程序執(zhí)行的時(shí)間大為減少，將其用于開發(fā)數(shù) 量眾多計(jì)數(shù)器計(jì)數(shù)與計(jì)數(shù)控制的系統(tǒng)，可獲很高的性價(jià)比。
[0080] 下面結(jié)合附圖和實(shí)施例對(duì)本實(shí)用新型之一種與8位微處理器應(yīng)用系統(tǒng)連接的計(jì) 數(shù)器IP核的技術(shù)特征作進(jìn)一步的說明。
【附圖說明】
[0081] 圖1 :本實(shí)用新型之一種與8位微處理器應(yīng)用系統(tǒng)連接的計(jì)數(shù)器IP核的電路結(jié)構(gòu) 框圖；
[0082] 圖2 :本實(shí)用新型實(shí)施例一之一種與8位微處理器應(yīng)用系統(tǒng)連接的計(jì)數(shù)器IP核的 封裝圖；
[0083] 圖3 :本實(shí)用新型實(shí)施例一之一種與8位微處理器應(yīng)用系統(tǒng)連接的計(jì)數(shù)器IP核的 數(shù)據(jù)輸入輸出與命令字分解存儲(chǔ)控制模塊的電路框圖；
[0084] 圖4 :本實(shí)用新型實(shí)施例一之一種與8位微處理器應(yīng)用系統(tǒng)連接的計(jì)數(shù)器IP核的 計(jì)數(shù)處理控制模塊的電路框圖；
[0085] 圖5 :本實(shí)用新型實(shí)施例一之一種與8位微處理器應(yīng)用系統(tǒng)連接的計(jì)數(shù)器IP核的 計(jì)數(shù)器溢出標(biāo)志控制模塊的電路框圖；
[0086] 圖6 :本實(shí)用新型實(shí)施例二之一種與8位微處理器應(yīng)用系統(tǒng)連接的計(jì)數(shù)器IP核的 封裝圖；
[0087] 圖7 :本實(shí)用新型實(shí)施例二之一種與8位微處理器應(yīng)用系統(tǒng)連接的計(jì)數(shù)器IP