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      閃存存儲器控制器的制造方法

      文檔序號:8207805閱讀:532來源:國知局
      閃存存儲器控制器的制造方法
      【專利說明】
      [0001] 本申請要求2012年5月23日提交的US 61/650,604和2013年3月15日提交的 US 13/833,643的權(quán)益,這兩個申請通過引用被并入本文。
      技術(shù)領(lǐng)域
      [0002] 本申請可涉及在計算機(jī)存儲器系統(tǒng)中的數(shù)據(jù)的存儲。
      【背景技術(shù)】
      [0003] NAND閃存(FLASH)存儲器在電學(xué)上被組織為管芯(芯片)上的多個塊,且多個管芯 可合并到封裝中,封裝可稱為閃存存儲器電路。芯片可具有多于一個平面,以便對擦除、寫 和讀操作是可單獨(dú)處理的。塊由多個頁組成,且頁由多個扇區(qū)組成。這個術(shù)語集合中的一 些術(shù)語是來自硬盤驅(qū)動器(HDD)技術(shù)的遺產(chǎn);然而,如在閃存存儲器裝置中使用的,一些適 應(yīng)被做出。NAND閃存存儲器特征在于,數(shù)據(jù)可被寫到存儲器的扇區(qū),或包括頁的一組連續(xù)扇 區(qū)。頁可在塊內(nèi)按次序被寫入,但如果頁被省略,則當(dāng)前的技術(shù)不許可寫到省略的頁,直到 整個塊已被擦除為止。這與磁盤存儲器相反,其中對在存儲器位置中的數(shù)據(jù)的改變可通過 寫到該位置來做出,而不考慮位置的以前狀態(tài)。塊是可被擦除的閃存存儲器的最小盤區(qū),且 塊必須在被寫(編程)有數(shù)據(jù)之前被擦除。
      [0004] NAND閃存的較早版本具有順序地寫到頁的扇區(qū)的能力,且數(shù)據(jù)可在扇區(qū)基礎(chǔ)上被 寫入,其中管芯體系結(jié)構(gòu)許可這完成。更近一些,存儲器電路制造商正在發(fā)展裝置體系結(jié) 構(gòu),使得數(shù)據(jù)的一頁或多頁可在寫操作中被寫入。這包括其中管芯具有兩個平面且平面可 被同時寫入的實(shí)現(xiàn)。所有這些都通過陳述對讀取或?qū)懭霐?shù)據(jù)的特定約束來可能是裝置相關(guān) 的,但本文公開的總體方法可容易被本領(lǐng)域中的技術(shù)人員改編,以便容納特定的裝置特征。 在閃存存儲器中的術(shù)語"擦除"和"寫"具有下列特性:當(dāng)擦除或?qū)懖僮髟谶M(jìn)行中時,閃存 存儲器芯片的平面(操作在該平面上被執(zhí)行)不可用于對芯片的平面中的任何位置的"讀操 作"。
      [0005] 常常通過術(shù)語扇區(qū)、頁和塊來描述所存儲的用戶數(shù)據(jù),但存在也被存儲且必須被 容納在總體存儲器系統(tǒng)設(shè)計中的附加內(nèi)務(wù)處理數(shù)據(jù)。輔助數(shù)據(jù)(例如元數(shù)據(jù)、糾錯碼和以某 種方式與所存儲的數(shù)據(jù)有關(guān)的類似數(shù)據(jù))常常被稱為存儲在"備用"區(qū)中。然而通常塊的頁 或數(shù)據(jù)的塊可稍微隨意地被劃分成可用于數(shù)據(jù)或用于輔助數(shù)據(jù)的物理存儲器盤區(qū)。所以在 用于數(shù)據(jù)和用于數(shù)據(jù)的塊中的輔助數(shù)據(jù)的存儲量中有一些靈活性,且這通過通常在與存儲 器芯片相關(guān)聯(lián)或與包括存儲器芯片的模塊相關(guān)聯(lián)的一個或多個控制器中的某種形式的操 作系統(tǒng)抽象來管理。輔助數(shù)據(jù)被存儲在可在扇區(qū)、頁或塊基礎(chǔ)上分配的備用區(qū)中。
      [0006] 數(shù)據(jù)的讀取、數(shù)據(jù)的寫入的管理和背景操作(例如損耗均衡和垃圾收集)由系統(tǒng)控 制器使用被稱為閃存轉(zhuǎn)換層(FTL)的抽象來執(zhí)行,如用戶所理解的,閃存存儲器轉(zhuǎn)換層將 邏輯地址映射到數(shù)據(jù)值實(shí)際上被存儲的存儲器的物理地址。FTL的一般細(xì)節(jié)是本領(lǐng)域中的 技術(shù)人員已知的,且不在本文被詳細(xì)描述。FTL或等效形式的使用被假設(shè),且這個討論采用 FTL的抽象相當(dāng)于將用戶數(shù)據(jù)的頁的地址映射到物理存儲器地址的觀點(diǎn)。位置可以是塊的 頁。這并不意在為限制,但這樣的假設(shè)簡化了本文的討論。
      [0007] 為了支持平臺上的新NAND閃存部件,常常要求主機(jī)軟件和硬件改變。由于設(shè)計改 變和測試周期,實(shí)現(xiàn)這些變化可能是昂貴的。接口特性中的一些接口特性已被標(biāo)準(zhǔn)化,一些 接口特性在正被標(biāo)準(zhǔn)化的過程中,且一些接口特性因?yàn)榇鎯ζ骷夹g(shù)在容量、密度和速度上 發(fā)展而對制造商是特別的。雖然當(dāng)設(shè)計規(guī)則變得更小且每單元位的數(shù)量增加時從閃存存儲 器單元寫和讀的速度可降低,數(shù)據(jù)傳輸?shù)乃俣瓤稍黾印?br>[0008] 開放NAND閃存接口(ONFI)工作組(一個工業(yè)協(xié)會)已經(jīng)發(fā)布了 ONFI NAND V I. 0 規(guī)范,其限定50MT/S傳輸速率,超過遺產(chǎn)NAND 40MT/S傳輸速率的20%提高。在第二代 (ONFI 2. 2)中,引入異步單數(shù)據(jù)速率版本,其具有50MT/S最大傳輸速度,而同步DDR版本的 最大傳輸速度增加到200MT/S。在最近宣布的規(guī)范(0NFI 2. 3)中,引入新糾錯NAND (ECC 零NAND),其中NAND裝置執(zhí)行糾錯并向主機(jī)提供校正的數(shù)據(jù)。該規(guī)范包括MLC和SLC NAND 兩者,并限定單數(shù)據(jù)速率異步裝置和具有匹配ONFI V 2. 2的數(shù)據(jù)傳輸速度的數(shù)據(jù)傳輸速度 的雙數(shù)據(jù)速率同步裝置。具有400MT/S的目標(biāo)接口速度的ONFI V 3.0已經(jīng)被宣布。
      [0009] 每秒兆傳輸率(MT)指每秒數(shù)據(jù)傳輸(或數(shù)據(jù)樣本)的數(shù)量,其中每一個樣本出現(xiàn)在 時鐘邊緣處。在雙數(shù)據(jù)速率系統(tǒng)中,數(shù)據(jù)在時鐘信號的上升沿和下降沿上都被傳輸。這通 常被考慮為標(biāo)稱速率并可在實(shí)踐中變化。
      [0010] 具有從三星(Samsung)和東芝(Toshiba)可得到的產(chǎn)品的切換模式NAND是沒有分 開的時鐘信號的異步雙數(shù)據(jù)速率(DDR)NAND設(shè)計。這個接口可使能比一般同步雙數(shù)據(jù)速率 存儲器芯片更低功率的解決方案,并可保留與較老的NAND接口設(shè)計的接口相似性。
      [0011] JEDEC也試圖編造關(guān)于標(biāo)準(zhǔn)接口的協(xié)定。然而,NAND閃存存儲器技術(shù)的快速發(fā)展 暗示將繼續(xù)有可用的多種"非標(biāo)準(zhǔn)"部件,特別是對于強(qiáng)調(diào)技術(shù)的方面的新產(chǎn)品。
      [0012] 因?yàn)樗褂门c在常規(guī)NAND中使用的接口類似的異步接口,所以東芝DDR切換模式 NAND例如不要求時鐘信號,這意味著它與競爭的同步NAND替換比較使用更少的功率且具 有更簡單的系統(tǒng)設(shè)計。標(biāo)稱數(shù)據(jù)傳輸速度可高達(dá)400 MT/s。控制在切換模式NAND中的讀 和寫使能功能的雙向DQS信號只在讀或?qū)懖僮髌陂g消耗功率。在同步DDR NAND中,時鐘信 號是連續(xù)的,且常常使用更多的功率。
      [0013] DDR切換模式NAND接口使用雙向DQS (數(shù)據(jù)選通脈沖)信號來控制數(shù)據(jù)接口定 時。DQS信號在它將數(shù)據(jù)寫到NAND存儲器時由主機(jī)驅(qū)動,并在NAND存儲器發(fā)送到主機(jī)時由 NAND存儲器驅(qū)動。DQS信號的每一個上升沿和下降沿與數(shù)據(jù)傳輸相關(guān)聯(lián)。DQS信號可被認(rèn) 為是"源同步的"。也就是說,DQS信號由作為數(shù)據(jù)的來源的裝置提供。
      [0014] 被寫入的數(shù)據(jù)頁的大小持續(xù)增加,其中8KB頁在今天是普遍的,且16KB頁正被討 論。只要全頁傳輸被使用,傳輸效率就被實(shí)現(xiàn)。然而,今天的大部分應(yīng)用依賴于部分頁讀取 來最小化傳輸開銷。正被包括在封裝中的芯片的數(shù)量持續(xù)增加,使得單個裝置的總?cè)萘枯^ 大。然而,在給定大小的裝置上的管腳的數(shù)量是有限的,且因此在封裝中的芯片的功能中的 一些功能可能需要由多路裝置控制。這可包括芯片使能功能。有效地,存儲器密度的增加 正用恒定數(shù)量的接口管腳來實(shí)現(xiàn),所以對每一個管腳的吞吐量的要求顯著更大。
      [0015] 盡管如此,由于過程節(jié)點(diǎn)大小的減小和存儲在每一個存儲器芯片或多芯片封裝中 的位的數(shù)量的增加,程序時間、讀取時間和對糾錯碼魯棒性的需要都顯示增加的趨勢。在這 個意義上,NAND閃存存儲器目前在不是半導(dǎo)體技術(shù)特有的方向上發(fā)展。
      [0016] 為了這個說明書的目的,NAND存儲器芯片的體系結(jié)構(gòu)和這樣的存儲器芯片到封裝 內(nèi)的聚集一般被討論,因?yàn)樵诳傻玫降漠a(chǎn)品之間存在細(xì)節(jié)上的很多變化,且這可能持續(xù)一 些時間。

      【發(fā)明內(nèi)容】

      [0017] 公開了使用閃存存儲器的存儲系統(tǒng),其在與閃存存儲器電路通信并操作閃存存儲 器電路中使用高程度的并行性,以便使相對慢的閃存芯片的操作適于期望較低時延的應(yīng) 用。并行性使用連接到多個閃存存儲器裝置的多個物理信令信道來以雙向方式實(shí)現(xiàn),其中 當(dāng)多個芯片(DIE)被包括在每一個閃存存儲器裝置中時可能有附加級別的并行性。并發(fā)性 要求可導(dǎo)致多個裝置和裝置類型(PHY、存儲器封裝和DIE)同時處理訪問命令。
      [0018] 當(dāng)長數(shù)據(jù)傳輸占據(jù)信道時,共享物理信令信道呈現(xiàn)命令發(fā)布的瓶頸。這樣的長數(shù) 據(jù)傳輸可以是可中斷的,而不失去原始命令上下文以許可命令被發(fā)布到其它裝置以保持它 們忙碌。
      [0019] 使用可中斷微碼狀態(tài)機(jī)引擎描述了閃存控制器裝置以提供這些特征。
      [0020] 公開了用于存儲數(shù)字?jǐn)?shù)據(jù)的設(shè)備,其具有:控制器;閃存存儲器控制器,閃存存儲 器控制器與控制器通信并具有多個閃存存儲器電路。在閃存存儲器控制器和多個閃存存儲 器電路的閃存存儲器電路之間的寫數(shù)據(jù)傳輸是可中斷的。在一個方面中,控制器和閃存存 儲器控制器可共享處理器和緩沖存儲器。閃存存儲器控制器可具有配置成管理與閃存存儲 器電路的通信的狀態(tài)機(jī)。
      [0021] 閃存存儲器電路可以是共享公共總線的多個閃存存儲器芯片,當(dāng)讀命令由閃存存 儲器控制器接收并被引導(dǎo)到與寫數(shù)據(jù)傳輸相同的閃存存儲器電路時,在閃存存儲器控制器 和閃存存儲器電路之間的寫數(shù)據(jù)傳輸可以可重新開始是可中斷的。
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