的面積小于在使用全局寫入輔助邏輯單元和所述讀取/寫入全局列復用器時所占用的面積。
2.根據(jù)權利要求1所述的裝置，其中，所述全局寫入輔助邏輯單元和所述讀取/寫入全局列復用器耦合到存儲器單元的未分段陣列。
3.根據(jù)權利要求2所述的裝置，其中，所述存儲器單元的未分段陣列在面積上大于所述多個存儲器陣列中的每一個存儲器陣列。
4.根據(jù)權利要求2所述的裝置，其中，所述存儲器單元的未分段陣列在面積上大于組合的所述多個存儲器陣列、所述本地寫入輔助邏輯單元、和所述讀取/寫入本地列復用器中的每一個。
5.根據(jù)權利要求1所述的裝置，還包括電源金屬線，所述電源金屬線用于向所述組中的所述多個存儲器陣列提供電力。
6.根據(jù)權利要求5所述的裝置，其中，所述本地寫入輔助邏輯單元包括寫入輔助P型上拉晶體管，所述寫入輔助P型上拉晶體管用以調整到所述電源金屬線的電力，并且其中，所述P型晶體管在尺寸上小于所述全局寫入輔助邏輯單元的P型上拉晶體管。
7.根據(jù)權利要求1所述的裝置，其中，所述讀取/寫入本地列復用器包括傳輸門，所述傳輸門用以提供全局讀取和寫入數(shù)據(jù)線的電耦合，以生成本地讀取和寫入信號。
8.一種用于對存儲器進行布局的方法，所述方法包括: 將存儲器單元的陣列分段為多個存儲器單元的分段陣列；以及 減小用于所述存儲器單元的分段陣列的全局寫入輔助邏輯單元的面積，以生成多個本地寫入輔助邏輯單元，其中，所述多個本地寫入輔助邏輯單元中的本地寫入輔助邏輯單元中的每一個耦合到所述多個存儲器單元的分段陣列中的所述存儲器單元的分段陣列中的每一個。
9.根據(jù)權利要求8所述的方法，還包括減小用于所述存儲器單元的分段陣列的全局讀取/寫入列復用器的面積，以生成多個本地讀取/寫入列復用器，其中，本地讀取/寫入列復用器中的每一個本地讀取/寫入列復用器耦合到所述多個存儲器單元的分段陣列中的所述存儲器單元的分段陣列中的每一個。
10.根據(jù)權利要求8所述的方法，其中，減小用于所述存儲器單元的分段陣列的全局寫入輔助邏輯單元的面積以生成多個本地寫入輔助邏輯單元包括:減小所述全局寫入輔助邏輯單元中的所述上拉P型晶體管的尺寸，以生成用于所述本地寫入輔助邏輯單元的本地上拉P型晶體管。
11.一種系統(tǒng)，包括: 存儲器單元；以及 處理器，所述處理器耦合到所述存儲器單元，所述處理器包括高速緩沖存儲器，所述高速緩沖存儲器包括: 成組耦合在一起的多個存儲器陣列、本地寫入輔助邏輯單元、和讀取/寫入本地列復用器，以使得由所述組中的所述本地寫入輔助邏輯單元和所述讀取/寫入本地列復用器占用的面積小于在使用全局寫入輔助邏輯單元和所述讀取/寫入全局列復用器時所占用的面積。
12.根據(jù)權利要求11所述的系統(tǒng)，還包括: 顯示單元；以及 無線接口，所述無線接口用以容許所述處理器以無線方式與其它器件進行通信。
13.根據(jù)權利要求11所述的系統(tǒng)，其中，所述存儲器單元是DRAM。
14.根據(jù)權利要求11所述的系統(tǒng)，其中，所述全局寫入輔助邏輯單元和所述讀取/寫入全局列復用器耦合到存儲器單元的未分段陣列。
15.根據(jù)權利要求14所述的系統(tǒng)，其中，所述存儲器單元的未分段陣列在面積上大于所述多個存儲器陣列中的每一個存儲器陣列。
16.根據(jù)權利要求14所述的系統(tǒng)，其中，所述存儲器單元的未分段陣列在面積上大于組合的所述多個存儲器陣列、本地寫入輔助邏輯單元、和讀取/寫入本地列復用器中的每—個°
17.根據(jù)權利要求11所述的系統(tǒng)，其中，所述處理器還包括電源金屬線，所述電源金屬線用于向所述組中的所述多個存儲器陣列提供電力。
18.根據(jù)權利要求17所述的系統(tǒng)，其中，所述本地寫入輔助邏輯單元包括寫入輔助P型上拉晶體管，所述寫入輔助P型上拉晶體管用以調整到所述電源金屬線的電力，并且其中，所述P型晶體管在尺寸上小于所述全局寫入輔助邏輯單元中的P型上拉晶體管。
19.根據(jù)權利要求11所述的系統(tǒng)，其中，所述讀取/寫入本地列復用器包括傳輸門，所述傳輸門用以提供全局讀取和寫入數(shù)據(jù)線的電耦合，以生成本地讀取和寫入信號。
20.—種具有計算機可讀指令的計算機可讀儲存介質，所述計算機可讀指令在被執(zhí)行時使得機器執(zhí)行方法，所述方法包括: 將存儲器單元的陣列分段為多個存儲器單元的分段陣列；以及 減小用于存儲器單元的所述分段陣列的全局寫入輔助邏輯單元的面積，以生成多個本地寫入輔助邏輯單元，其中，所述多個本地寫入輔助邏輯單元中的所述本地寫入輔助邏輯單元中的每一個耦合到所述多個存儲器單元的分段陣列中的所述存儲器單元的分段陣列中的每一個。
21.根據(jù)權利要求20所述的計算機可讀儲存介質，所述計算機可讀儲存介質具有進一步的計算機可讀指令，所述進一步的計算機可讀指令在被執(zhí)行時使得所述機器執(zhí)行進一步的方法，所述進一步的方法包括減小用于所述存儲器單元的分段陣列的全局讀取/寫入列復用器的面積，以生成多個本地讀取/寫入列復用器，其中，所述本地讀取/寫入列復用器中的每一個本地讀取/寫入列復用器耦合到所述多個存儲器單元的分段陣列中的所述存儲器單元的分段陣列中的每一個。
22.根據(jù)權利要求20所述的計算機可讀儲存介質，其中，減小用于所述存儲器單元的分段陣列的全局寫入輔助邏輯單元的面積以生成多個本地寫入輔助邏輯單元包括:減小所述全局寫入輔助邏輯單元的所述上拉P型晶體管的尺寸，以生成用于所述本地寫入輔助邏輯單元的本地上拉P型晶體管。
23.一種電平移位器，包括: 第一電源，所述第一電源為所述電平移位器中的多個晶體管供電； 第一輸入節(jié)點，所述第一輸入節(jié)點接收由工作在第二電源上的電路產生的第一信號，所述第二電源與所述第一電源不同； 第一 η型晶體管，所述第一 η型晶體管接收所述第一信號； 第二輸入節(jié)點，所述第二輸入節(jié)點接收第二信號，所述第二信號是所述第一信號的反相，所述第二信號由所述電路生成；以及 第二 η型晶體管，所述第二 η型晶體管接收所述第二信號，所述第一 η型晶體管和所述第二 η型晶體管具有交叉耦合到所述多個晶體管中的一些晶體管的漏極端子。
24.根據(jù)權利要求23所述的電平移位器，還包括輸出節(jié)點，所述輸出節(jié)點用以根據(jù)所述第一信號和所述第二信號生成輸出信號。
25.根據(jù)權利要求23所述的電平移位器，其中，所述電平移位器是異步的。
26.根據(jù)權利要求23所述的電平移位器，其中，所述電平移位器不依賴于時鐘信號。
27.根據(jù)權利要求23所述的電平移位器，還包括第三輸入節(jié)點，所述第三輸入節(jié)點耦合到所述多個晶體管中的一些晶體管，所述第三輸入節(jié)點用以接收第三信號，以生成確定性輸出。
28.根據(jù)權利要求27所述的電平移位器，還包括輸出節(jié)點，所述輸出節(jié)點用以根據(jù)所述第一信號和所述第二信號或者所述第三信號來生成輸出信號。
29.根據(jù)權利要求23所述的電平移位器，其中，所述多個晶體管中的一些晶體管起鎖存器的作用。
30.根據(jù)權利要求23所述的電平移位器，其中，所述第二電源高于所述第一電源。
31.根據(jù)權利要求23所述的電平移位器，其中，所述第一電源高于所述第二電源。
32.一種存儲器單元，包括: 存儲器單元的陣列； 列復用器，所述列復用器耦合到所述存儲器單元的陣列； 感測放大器，所述感測放大器耦合到所述列復用器；以及 具有集成的電平移位器的輸出數(shù)據(jù)鎖存器，包括: 第一電源，所述第一電源為所述電平移位器中的多個晶體管供電； 第一輸入節(jié)點，所述第一輸入節(jié)點用以接收由工作在第二電源上的電路生成的第一信號，所述第二電源與所述第一電源不同； 第一 η型晶體管，所述第一 η型晶體管用以接收所述第一信號； 第二輸入節(jié)點，所述第二輸入節(jié)點用以接收第二信號，所述第二信號是所述第一信號的反相，所述第二信號由所述電路生成；以及 第二 η型晶體管，所述第二 η型晶體管用以接收所述第二信號，所述第一 η型晶體管和所述第二 η型晶體管具有交叉耦合到所述多個晶體管中的一些晶體管的漏極端子。
33.根據(jù)權利要求32所述的存儲器單元，其中，所述存儲器單元的陣列是SRAM單元的陣列。
34.根據(jù)權利要求32所述的存儲器單元，還包括預充電耦合到所述列復用器的位線。
35.根據(jù)權利要求32所述的存儲器單元，還包括輸出節(jié)點，所述輸出節(jié)點用以根據(jù)所述第一信號和所述第二信號來生成輸出信號。
36.根據(jù)權利要求32所述的存儲器單元，其中，具有集成的電平移位器的所述輸出數(shù)據(jù)鎖存器是異步的。
37.根據(jù)權利要求32所述的存儲器單元，其中，具有集成的電平移位器的所述輸出數(shù)據(jù)鎖存器不依賴于時鐘信號。
38.根據(jù)權利要求32所述的存儲器單元，還包括第三輸入節(jié)點，所述第三輸入節(jié)點耦合到所述多個晶體管中的一些晶體管，所述第三輸入節(jié)點用以接收第三信號，以生成確定性輸出。
39.根據(jù)權利要求38所述的存儲器單元，還包括輸出節(jié)點，所述示出節(jié)點用以根據(jù)所述第一信號和所述第二信號或者所述第三信號生成輸出信號。
40.根據(jù)權利要求32所述的存儲器單元，其中，所述多個晶體管中的一些晶體管起鎖存器的作用。
41.根據(jù)權利要求32所述的存儲器單元，其中，所述第二電源高于所述第一電源。
42.根據(jù)權利要求32所述的存儲器單元，其中，所述第一電源高于所述第二電源。
43.一種系統(tǒng)，包括: 存儲器單元；以及 處理器，所述處理器耦合到所述存儲器單元，所述處理器包括高速緩沖存儲器單元，所述高速緩沖存儲器單元具有根據(jù)權利要求23-31中的任一項所述的電平移位器的電平移位器。
44.一種裝置，包括: 寫入輔助脈沖發(fā)生器，所述寫入輔助脈沖發(fā)生器工作在第一電源上； 一個或多個上拉器件，所述一個或多個上拉器件耦合到所述寫入輔助脈沖發(fā)生器，所述一個或多個上拉器件工作在第二電源上，所述第二電源與所述第一電源不同；以及 輸出節(jié)點，所述輸出節(jié)點向存儲器單元提供電源。
45.根據(jù)權利要求44所述的裝置，其中，所述存儲器單元是SRAM單元。
46.根據(jù)權利要求44所述的裝置，其中，所述寫入輔助脈沖發(fā)生器可操作用于生成寫入輔助脈沖，以使得一個或多個上拉器件將所述第二電源耦合到所述輸出節(jié)點。
47.根據(jù)權利要求44所述的裝置，其中，所述寫入輔助脈沖發(fā)生器可操作用于生成寫入輔助脈沖，以使得所述電源相對于另一個電源進行調整。
48.根據(jù)權利要求44所述的裝置，其中，所述輸出節(jié)點耦合到所述寫入輔助脈沖發(fā)生器。
49.根據(jù)權利要求44所述的裝置，其中，所述輸出節(jié)點響應于喚醒信號而耦合到所述第一電源。
50.根據(jù)權利要求44所述的裝置，其中，所述輸出節(jié)點響應于睡眠信號而耦合到第三電源。
51.根據(jù)權利要求50所述的裝置，其中，所述第三電源是睡眠電源。
52.—種系統(tǒng)，包括: 存儲器單元；以及 處理器，所述處理器耦合到所述存儲器單元，所述處理器具有高速緩沖存儲器單元，所述高速緩沖存儲器單元包括: 存儲器單元的陣列，所述存儲器單元的陣列工作在第一電源上；以及 寫入輔助電路，所述寫入輔助電路耦合到所述存儲器單元的陣列，所述寫入輔助電路用以在向所述存儲器單元的陣列的寫入操作期間降低第一電源，所述寫入輔助電路根據(jù)權利要求44至51中的任一項所述的裝置。
53.根據(jù)權利要求52所述的系統(tǒng)，還包括: 顯示單元；以及 無線接口，所述無線接口用以容許所述處理器以無線方式與其它器件進行通信。
54.根據(jù)權利要求52所述的系統(tǒng)，其中，所述存儲器單元是DRAM。
【專利摘要】描述了一種裝置，包括成組耦合在一起的多個存儲器陣列、本地寫入輔助邏輯單元、和讀取/寫入本地列復用器，以使得由所述組中的所述本地寫入輔助邏輯單元和所述讀取/寫入本地列復用器占用的面積小于在使用全局寫入輔助邏輯單元和讀取/寫入全局列復用器時所占用的面積。描述了一種具有集成鎖存器的雙輸入電平移位器。描述了一種裝置，包括：寫入輔助脈沖發(fā)生器，所述寫入輔助脈沖發(fā)生器工作在第一電源上；一個或多個上拉器件，所述一個或多個上拉器件耦合到所述寫入輔助脈沖發(fā)生器，所述一個或多個上拉器件工作在與所述第一電源不同的第二電源上；以及輸出節(jié)點，輸出節(jié)點用以向存儲器單元提供電源。
【IPC分類】G11C11-4193, G11C5-14, H01L27-108
【公開號】CN104813404
【申請?zhí)枴緾N201280077340
【發(fā)明人】H·T·恩戈, D·J·卡明斯
【申請人】英特爾公司
【公開日】2015年7月29日
【申請日】2012年12月27日
【公告號】DE112012007140T5, US8971097, US20140185367, US20150146478, WO2014105013A1