方式的移位寄存器的單位電路的電路圖。
[0109]圖34是表示第十六實(shí)施方式的移位寄存器的單位電路的電路圖。
[0110]圖35是表示第十七實(shí)施方式的移位寄存器的單位電路的電路圖。
[0111]圖36是表示第十七實(shí)施方式的移位寄存器的信號(hào)波形圖。
[0112]圖37是表示第十八實(shí)施方式的移位寄存器的單位電路的電路圖。
[0113]圖38是表示第十九實(shí)施方式的移位寄存器的單位電路的電路圖。
[0114]圖39是表示第二十實(shí)施方式的移位寄存器的單位電路的電路圖。
[0115]圖40是表示第二十一實(shí)施方式的移位寄存器的單位電路的電路圖。
[0116]圖41是表示第二十一實(shí)施方式的移位寄存器的信號(hào)波形圖。
[0117]圖42是表示第二十二實(shí)施方式的移位寄存器的結(jié)構(gòu)的框圖。
[0118]圖43是表示第二十二實(shí)施方式的移位寄存器的單位電路的電路圖。
[0119]圖44是表示第二十二實(shí)施方式的移位寄存器的信號(hào)波形圖。
[0120]圖45是表示第二十三實(shí)施方式的移位寄存器的單位電路的電路圖。
[0121]圖46是表示第二十三實(shí)施方式的移位寄存器的信號(hào)波形圖。
[0122]圖47是表示第二十四實(shí)施方式的移位寄存器的結(jié)構(gòu)的框圖。
[0123]圖48是表示第二十四實(shí)施方式的移位寄存器的時(shí)序圖。
[0124]圖49是表示第二十五實(shí)施方式的移位寄存器的結(jié)構(gòu)的框圖。
[0125]圖50是表示第二十五實(shí)施方式的移位寄存器的單位電路的電路圖。
[0126]圖51是表示第二十五實(shí)施方式的移位寄存器的信號(hào)波形圖。
[0127]圖52是表示第二十五實(shí)施方式的變形例的移位寄存器的結(jié)構(gòu)的框圖。
[0128]圖53是表不圖52所不的移位寄存器的時(shí)序圖。
[0129]圖54是表示第二十六實(shí)施方式的移位寄存器的單位電路的電路圖。
[0130]圖55是表示包括本發(fā)明的實(shí)施方式的移位寄存器的液晶顯示裝置的第一結(jié)構(gòu)例的框圖。
[0131]圖56是表示包括本發(fā)明的實(shí)施方式的移位寄存器的液晶顯示裝置的第二結(jié)構(gòu)例的框圖。
[0132]圖57是表示包括本發(fā)明的實(shí)施方式的移位寄存器的液晶顯示裝置的第三結(jié)構(gòu)例的框圖。
[0133]圖58是表示圖57所示的液晶顯示裝置的時(shí)序圖。
[0134]圖59是表示包括本發(fā)明的實(shí)施方式的移位寄存器的液晶顯示裝置的第四結(jié)構(gòu)例的框圖。
[0135]圖60是表示圖59所示的液晶顯示裝置的時(shí)序圖。
[0136]圖61是表示現(xiàn)有的移位寄存器的結(jié)構(gòu)的框圖。
[0137]圖62是表示現(xiàn)有的移位寄存器的單位電路的電路圖。
[0138]圖63是現(xiàn)有的移位寄存器的時(shí)序圖。
【具體實(shí)施方式】
[0139]以下，參照附圖對(duì)本發(fā)明的實(shí)施方式的移位寄存器進(jìn)行說(shuō)明。在以下的說(shuō)明中，在晶體管的導(dǎo)通端子可以為源極端子也可以為漏極端子的情況下，將一方的導(dǎo)通端子固定地稱(chēng)為源極端子，將另一方的導(dǎo)通端子固定地稱(chēng)為漏極端子。另外，將經(jīng)由某個(gè)端子輸入或輸出的信號(hào)用與該端子相同的名稱(chēng)進(jìn)行稱(chēng)呼(例如將經(jīng)由時(shí)鐘端子CKA輸入的信號(hào)稱(chēng)為時(shí)鐘信號(hào)CKA) ο另外，將施加到柵極端子時(shí)晶體管導(dǎo)通的電位稱(chēng)為導(dǎo)通電位，將晶體管截止的電位稱(chēng)為截止電位。例如對(duì)于N溝道型晶體管，高電平電位為導(dǎo)通電位，低電平電位為截止電位。另外，將晶體管的閾值電壓設(shè)為Vth，將高電平電位設(shè)為VDD，將低電平電位設(shè)為VSS。
[0140]另外，以下所示的各晶體管也可以由串聯(lián)連接的2個(gè)以上的晶體管構(gòu)成。另外，以下所示的各晶體管也可以由TFT構(gòu)成。特別是作為T(mén)FT，可以采用由以銦(In)、鎵(Ga)、鋅(Zn)和氧(O)為主成分的氧化物半導(dǎo)體即InGaZnOx(也被稱(chēng)為“IGZ0”)形成溝道層的IGZO — TFT0
[0141]圖1是表示本發(fā)明的實(shí)施方式的移位寄存器中包含的單位電路的基本結(jié)構(gòu)的圖。圖1所示的單位電路I包括:晶體管Trl、Tr2、導(dǎo)通電位輸出部2和置位控制部3。晶體管Trl的漏極端子與時(shí)鐘端子CKA連接，晶體管Trl的源極端子與輸出端子OUT連接。對(duì)晶體管Tr2的漏極端子供給導(dǎo)通電位輸出部2的輸出，晶體管Tr2的源極端子與晶體管Trl的柵極端子連接，對(duì)晶體管Tr2的柵極端子供給置位控制部3的輸出。晶體管Trl作為輸出晶體管發(fā)揮功能，晶體管Tr2作為置位晶體管(set transistor)發(fā)揮功能。導(dǎo)通電位輸出部2輸出對(duì)晶體管Trl的柵極端子供給的導(dǎo)通電位。置位控制部3對(duì)晶體管Tr2的柵極端子切換地施加導(dǎo)通電位與截止電位。置位控制部3在晶體管Trl的柵極端子被供給導(dǎo)通電位的期間的一部分，將晶體管Tr2的柵極端子控制為浮置(浮動(dòng)，floating)狀態(tài)。
[0142]以下對(duì)將具有圖1所示的基本結(jié)構(gòu)的單位電路多級(jí)連接而構(gòu)成的移位寄存器進(jìn)行說(shuō)明。另外，單位電路I中晶體管Trl、Tr2為N溝道型，但是晶體管Trl、Tr2也可以為P溝道型。
[0143](第一實(shí)施方式)
[0144]圖2是表示本發(fā)明的第一實(shí)施方式的移位寄存器的結(jié)構(gòu)的框圖。圖2所示的移位寄存器10將η個(gè)(η為2以上的整數(shù))的單位電路11多級(jí)連接而構(gòu)成。單位電路11具有時(shí)鐘端子CKA、CKB、輸入端子IN和輸出端子OUT。從外部對(duì)移位寄存器10供給開(kāi)始脈沖ST和2相的時(shí)鐘信號(hào)CK1、CK2。開(kāi)始脈沖ST被供給到第一級(jí)單位電路11的輸入端子IN。時(shí)鐘信號(hào)CKl被供給到第奇數(shù)級(jí)的單位電路11的時(shí)鐘端子CKA和第偶數(shù)級(jí)的單位電路11的時(shí)鐘端子CKB。時(shí)鐘信號(hào)CK2被供給到第偶數(shù)級(jí)的單位電路11的時(shí)鐘端子CKA和第奇數(shù)級(jí)的單位電路11的時(shí)鐘端子CKB。單位電路11的輸出信號(hào)OUT作為輸出信號(hào)01?On被輸出到外部，并且被供給到下一級(jí)單位電路11的輸入端子IN。
[0145]圖3是單位電路11的電路圖。圖3所示的單位電路11包括3個(gè)N溝道型晶體管Trl?Tr3。晶體管Trl的漏極端子與時(shí)鐘端子CKA連接，晶體管Trl的源極端子與輸出端子OUT連接。晶體管Tr2的漏極端子與輸入端子IN連接，晶體管Tr2的源極端子與晶體管Trl的柵極端子連接。晶體管Tr3的漏極端子與時(shí)鐘端子CKB連接，晶體管Tr3的源極端子與晶體管Tr2的柵極端子連接，對(duì)晶體管Tr3的柵極端子施加高電平電位VDD。晶體管Trl?Tr3分別作為輸出晶體管、置位晶體管和置位控制部發(fā)揮功能，輸入端子IN作為導(dǎo)通電位輸出部發(fā)揮功能。以下將與晶體管Trl的柵極端子連接的節(jié)點(diǎn)稱(chēng)為nl，將與晶體管Tr2的柵極端子連接的節(jié)點(diǎn)稱(chēng)為n2。
[0146]圖4是移位寄存器10的時(shí)序圖。如圖4所示，時(shí)鐘信號(hào)CKl在規(guī)定的周期成為高電平和低電平。其中，時(shí)鐘信號(hào)CKl的高電平期間比時(shí)鐘信號(hào)CKl的低電平期間短。時(shí)鐘信號(hào)CK2是使時(shí)鐘信號(hào)CKl延遲半周期的信號(hào)。開(kāi)始脈沖ST在移位開(kāi)始時(shí)在時(shí)鐘信號(hào)CK2的高電平期間成為高電平。
[0147]圖5是移位寄存器10的信號(hào)波形圖。參照?qǐng)D5對(duì)單位電路11的動(dòng)作進(jìn)行說(shuō)明。在時(shí)刻tl之前，節(jié)點(diǎn)nl、n2的電位和輸出信號(hào)OUT為低電平。在時(shí)刻tl，輸入信號(hào)IN和時(shí)鐘信號(hào)CKB從低電平變?yōu)楦唠娖?。隨之，從時(shí)鐘端子CKB向節(jié)點(diǎn)n2通過(guò)晶體管Tr3的電流流動(dòng)，節(jié)點(diǎn)n2的電位上升(節(jié)點(diǎn)n2的充電)。當(dāng)節(jié)點(diǎn)n2的電位超過(guò)規(guī)定電平時(shí)，晶體管Tr2導(dǎo)通。此時(shí)輸入信號(hào)IN為高電平，所以從輸入端子IN向節(jié)點(diǎn)nl通過(guò)晶體管Tr2的電流流動(dòng)，節(jié)點(diǎn)η I的電位上升(節(jié)點(diǎn)nl的充電)。節(jié)點(diǎn)nl的充電開(kāi)始得比節(jié)點(diǎn)n2的充電遲。當(dāng)節(jié)點(diǎn)nl的電位超過(guò)規(guī)定電平時(shí)，晶體管Trl導(dǎo)通。
[0148]當(dāng)節(jié)點(diǎn)n2的電位上升至(VDD — Vth)時(shí)，晶體管Tr3截止，節(jié)點(diǎn)n2此后成為浮置狀態(tài)。在晶體管Tr3截止之后，節(jié)點(diǎn)nl的電位繼續(xù)上升。當(dāng)節(jié)點(diǎn)nl的電位上升時(shí)，因晶體管Tr2的柵極一源極間和柵極一溝道間的電容，節(jié)點(diǎn)n2的電位被上頂(push-up)而上升(節(jié)點(diǎn)n2的上頂)。當(dāng)節(jié)點(diǎn)n2的電位為(VDD+Vth)以上時(shí)，節(jié)點(diǎn)nl的電位成為高電平電位 VDD0
[0149]在時(shí)刻t2，時(shí)鐘信號(hào)CKB和輸入信號(hào)IN變?yōu)榈碗娖健ｋS之，晶體管Tr3導(dǎo)通，從節(jié)點(diǎn)n2向時(shí)鐘端子CKB通過(guò)晶體管Tr3的電流流動(dòng)，節(jié)點(diǎn)n2的電位下降而成為低電平(節(jié)點(diǎn)π2的放電)。當(dāng)節(jié)點(diǎn)η2的電位為規(guī)定以下時(shí)，晶體管Tr2截止。晶體管Tr2截止后節(jié)點(diǎn)η I的電位也保持高電平電位VDD，晶體管Trl保持導(dǎo)通狀態(tài)。
[0150]在時(shí)刻t3，時(shí)鐘信號(hào)CKA從低電平變?yōu)楦唠娖?。隨之，時(shí)刻t3之后，時(shí)鐘信號(hào)CKA的高電平電位作為輸出信號(hào)OUT被輸出。另外，當(dāng)輸出信號(hào)OUT的電位上升時(shí)，因晶體管Trl的柵極一溝道間的電容，節(jié)點(diǎn)nl的電位被上頂而上升α (其中，α與時(shí)鐘信號(hào)CKA的振幅大致相等)上升(節(jié)點(diǎn)nl的上頂)。α是時(shí)鐘信號(hào)CKA的振幅的(晶體管Trl的柵極一溝道間的電容的電容值)/(附隨于節(jié)點(diǎn)nl的全部電容的電容值的合計(jì)值)倍的值。此時(shí)節(jié)點(diǎn)nl的電位成為(VDD+Vth)以上，所以當(dāng)時(shí)鐘信號(hào)CKA通過(guò)晶體管Trl時(shí)，時(shí)鐘信號(hào)CKA的高電平電位降低晶體管Trl的閾值電壓的量。因此，能夠?qū)](méi)有閾值回落的高電平電位VDD作為輸出信號(hào)OUT輸出。在時(shí)刻t4，時(shí)鐘信號(hào)CKA變?yōu)榈碗娖?。隨之，輸出信號(hào)OUT變?yōu)榈碗娖?。另外，?dāng)節(jié)點(diǎn)nl的上頂結(jié)束時(shí)，節(jié)點(diǎn)nl的電位下降至高電平電位VDD。
[0151]在時(shí)刻t5，時(shí)鐘信號(hào)CKB變?yōu)楦唠娖?。隨之，當(dāng)節(jié)點(diǎn)n2的電位上升至(VDD — Vth)時(shí)，晶體管Tr2導(dǎo)通。此時(shí)輸入信號(hào)IN為低電平，所以從節(jié)點(diǎn)nl向輸入端子IN通過(guò)晶體管Tr2的電流流動(dòng)，節(jié)點(diǎn)nl的電位下降而成為低電平(節(jié)點(diǎn)nl的放電)。像這樣，單位電路11的輸出信號(hào)OUT在輸入信號(hào)IN成為高電平之后的時(shí)鐘信號(hào)CKA的高電平期間成為高電平。此時(shí)輸出信號(hào)OUT的電位成為沒(méi)有閾值降低的高電平電位VDD。
[0152]如圖4所示，第一級(jí)單位電路11的輸出信號(hào)01在開(kāi)始脈沖ST成為高電平之后的時(shí)鐘信號(hào)CKl的高電平期間成為高電平。第二級(jí)單位電路11的輸出信號(hào)02在輸出信號(hào)01成為高電平之后的時(shí)鐘信號(hào)CK2的高電平期間成為高電平。同樣，單位電路11的輸出信號(hào)Oi在上一級(jí)單位電路11的輸出信號(hào)Oi — I成為高電平之后的時(shí)鐘信號(hào)CKl或CK2的高電平期間成為高電平。因此，移位寄存器10的輸出信號(hào)01?On，逐個(gè)延遲時(shí)鐘信號(hào)CKl的半周期而升序(01、02…On的順序)成為高電平。
[0153]如上所述，單位電路11包括:第一導(dǎo)通端子與時(shí)鐘端子CKA連接，第二導(dǎo)通端子與輸出端子OUT連接的輸出晶體管Trl ;輸出對(duì)輸出晶體管Trl的控制端子供給的導(dǎo)通電位(高電平電位)的導(dǎo)通電位輸出部(輸入端子IN);第一導(dǎo)通端子被供給導(dǎo)通電位輸出部的輸出，第二導(dǎo)通端子與輸出晶體管Trl的控制端子連接的置位晶體管Tr2 ;和對(duì)置位晶體管Tr2的控制端子切換地施加導(dǎo)通電位與截止電位(低電平電位)的置位控制部。導(dǎo)通電位輸出部輸出針對(duì)單位電路11的輸入信號(hào)IN，置位控制部包含第一導(dǎo)通端子被供給第二時(shí)鐘信號(hào)CKB，第二導(dǎo)通端子與置位晶體管Tr2的控制端子連接，控制端子被固定地施加導(dǎo)通電位的晶體管Tr3。
[0154]當(dāng)輸入信號(hào)IN和第二時(shí)鐘信號(hào)CKB的電位變?yōu)閷?dǎo)通電位時(shí)，置位晶體管Tr2的控制端子的電位到達(dá)規(guī)定電平(VDD - Vth)之后，置位晶體管Tr2的控制端子成為浮置狀態(tài)。之后，當(dāng)輸出晶體管Trl的控制端子的電位向?qū)娢焕^續(xù)變化(繼續(xù)上升)時(shí)，置位晶體管Tr2的控制端子的電位成為充分的導(dǎo)通電位(比通常的高電平電位高的電位)，輸出晶體管Trl的控制端子的電位成為沒(méi)有閾值降低的導(dǎo)通電位VDD。因此，根據(jù)本實(shí)施方式的移位寄存器10，當(dāng)輸出具有導(dǎo)通電位的時(shí)鐘信號(hào)時(shí)，使輸出晶體管Trl的電位變?yōu)槌浞值膶?dǎo)通電位，能夠減小輸出信號(hào)OUT的變?nèi)?。另外，在晶體管的閾值電壓本來(lái)就高的情況下或因溫度變化、晶體管的劣化而變高的情況下，能夠抑制波形變?nèi)醯挠绊?，增大?duì)于晶體管的閾值電壓的變動(dòng)的動(dòng)作裕度。
[0155](第二實(shí)施方式)
[0156]本發(fā)明的第二實(shí)施方式的移位寄存器具有圖2所示的結(jié)構(gòu)。但是，本實(shí)施方式的移位寄存器替代單位電路11，具有圖6所示的單位電路12。單位電路12在單位電路11 (圖3)中追加了電容Cl、C2。電容Cl設(shè)置于晶體管Trl的柵極一源極間，電容C2設(shè)置于晶體管Tr2的柵極一漏極間。另外，也可以?xún)H設(shè)置電容Cl、C2中的一者。
[0157]通過(guò)設(shè)置電容Cl，能夠增大輸出信號(hào)OUT從低電平變?yōu)楦唠娖綍r(shí)的節(jié)點(diǎn)nl的上頂效果。通過(guò)設(shè)置電容C2，能夠增大輸入信號(hào)IN從低電平變?yōu)楦唠娖綍r(shí)的節(jié)點(diǎn)n2的上頂效果。根據(jù)本實(shí)施方式的移位寄存器，增大節(jié)點(diǎn)nl、n2的上頂效果，由此能夠更可靠地輸出沒(méi)有閾值降低的高電平電位VDD作為輸出信號(hào)0UT，能夠進(jìn)一步增大對(duì)于晶體管的閾值電壓的變動(dòng)的動(dòng)作裕度。
[0158](第三實(shí)施方式)
[0159]本發(fā)明的第三實(shí)施方式的移位寄存器具有圖2所示的結(jié)構(gòu)。但是，本實(shí)施方式的移位寄存器替代單位電路11，具有圖7所示的單位電路13。單位電路13在單位電路12 (圖
6)中追加了 N溝道型晶體管Tr4?Tr7和電阻Rl。
[0160]晶體管Tr4的漏極端子與晶體管Trl的柵極端子連接。對(duì)晶體管Tr5的漏極端子施加高電平電位VDD，晶體管Tr5的源極端子與電阻Rl的一端連接。電阻Rl的另一端與晶體管Tr4的柵極端子和晶體管Tr6、Tr7的漏極端子連接。對(duì)晶體管Tr4、Tr6、Tr7的源極端子施加低電平電位VSS。晶體管Tr5?Tr7的柵極端子分別與時(shí)鐘端子CKB、輸入端子IN和輸出端子OUT連接。以下將與晶體管Tr4的柵極端子連接的節(jié)點(diǎn)稱(chēng)為n3。
[0161]圖8是本實(shí)施方式的移位寄存器的信號(hào)波形圖。圖8所示的信號(hào)波形圖，在圖5所示的信號(hào)波形圖中追加了節(jié)點(diǎn)n3的電位的變化。在時(shí)刻tl之前，節(jié)點(diǎn)n3的電位為(VDD —Vth)。在時(shí)刻tl，時(shí)鐘信號(hào)CKB和輸入信號(hào)IN變?yōu)楦唠娖綍r(shí)，晶體管Tr5、Tr6導(dǎo)通。此時(shí)應(yīng)電阻Rl帶來(lái)的電流限制，節(jié)點(diǎn)n3下降至接近VSS的低電平電位，所以晶體管Tr4截止。在時(shí)刻t2，時(shí)鐘信號(hào)CKB和輸入信號(hào)IN變?yōu)榈碗娖綍r(shí)，晶體管Tr5、Tr6截止。在晶體管Tr5、Tr6截止之后，節(jié)點(diǎn)n3的電位保持低電平。在時(shí)刻t5當(dāng)時(shí)鐘信號(hào)CKB變?yōu)楦唠娖綍r(shí)，晶體管Tr5導(dǎo)通，節(jié)點(diǎn)n3的電位上升至(VDD — Vth)，所以晶體管Tr4導(dǎo)通。另外，時(shí)刻t5之后，晶體管Tr2成為導(dǎo)通狀態(tài)。因此，因晶體管Tr2、Tr4的作用，節(jié)點(diǎn)nl的電位高速變?yōu)榈碗娖健?br>[0162]在單位電路13中，時(shí)鐘信號(hào)CKB周期性地變?yōu)楦唠娖?，晶體管Tr5周期性地導(dǎo)通。因此，即使因晶體管Tr6、Tr7的截止泄漏電流而使節(jié)點(diǎn)n3的電位下降，節(jié)點(diǎn)n3的電位也周期性地變?yōu)?VDD - Vth)。因此，根據(jù)本實(shí)施方式的移位寄存器，在晶體管Trl的截止期間能夠?qū)⒐?jié)點(diǎn)n3的電位保持在高電平。
[0163]另外，在單位電路13中，節(jié)點(diǎn)n2的電位周期性地變?yōu)榈碗娖剑w管Tr2周期性地截止。因此，如果不設(shè)置晶體管Tr4，則在晶體管Tr2處于截止?fàn)顟B(tài)時(shí)，時(shí)鐘信號(hào)CKA成為高電平時(shí)，節(jié)點(diǎn)nl的電位產(chǎn)生噪聲，有可能使晶體管Trl錯(cuò)誤地導(dǎo)通。單位電路13中，使用晶體管Tr4將節(jié)點(diǎn)nl的電位在晶體管Trl的截止期間固定在低電平。因此，根據(jù)本實(shí)施方式的移位寄存器，能夠防止時(shí)鐘信號(hào)CKA的變化導(dǎo)致的誤動(dòng)作。
[0164]另外，如果不設(shè)置晶體管Tr7，有可能在輸出信號(hào)OUT的高電平期間因晶體管Tr5的截止泄漏電流而節(jié)點(diǎn)n3的電位上升，晶體管Tr4導(dǎo)通，從而節(jié)點(diǎn)nl的電位下降。單位電路13中，使用晶體管Tr7將節(jié)點(diǎn)n3的電位在輸出信號(hào)OUT的高電平期間固定在低電平。因此，根據(jù)本實(shí)施方式的移位寄存器，能夠防止節(jié)點(diǎn)n3的電位上升導(dǎo)致的誤動(dòng)作。
[0165]另外，也可以替代單位電路13，使用將晶體管Tr5和電阻Rl以相反的順序連接的單位電路(對(duì)電阻Rl的一端施加高電平電位VDD，將電阻Rl的另一端與晶體管Tr5的漏極端子連接，晶體管Tr5的源極端子與晶體管Tr4的柵極端子和晶體管Tr6、Tr7的漏極端子連接的電路)。根據(jù)具有該單位電路的移位寄存器，能夠獲得與具有單位電路13的移位寄存器同樣的效果。
[0166](第四實(shí)施方式)
[0167]本發(fā)明的第四實(shí)施方式的移位寄存器具有圖2所示的結(jié)構(gòu)。但是，本實(shí)施方式的移位寄存器替代單位電路11具有圖9所示的單位電路14。單位電路14在單位電路13 (圖
7)中追加了 N溝道型晶體管和Tr8。晶體管TrS的漏極端子與輸出端子OUT連接，對(duì)晶體管TrS的源極端子施加低電平電位VSS，晶體管TrS的柵極端子與節(jié)點(diǎn)n3連接。
[0168]輸出信號(hào)OUT在從高電平變?yōu)榈碗娖街?，需要保持低電平直到下一次輸入信?hào)IN成為高電平為止。但是，有可能因晶體管Trl的截止泄漏電流或與輸出端子OUT連接的電路的漏電流等，輸出信號(hào)OUT不能保持低電平，移位寄存器誤動(dòng)作。單位電路14中，使用晶體管TrS將輸出信號(hào)OUT在晶體管Trl的截止期間固定在低電平。因此，根據(jù)本實(shí)施方式的移位寄存器，能夠防止輸出信號(hào)OUT的電位上升導(dǎo)致的誤動(dòng)作。
[0169](第五實(shí)施方式)
[0170]圖10是表示本發(fā)明的第五實(shí)施方式的移位寄存器的結(jié)構(gòu)的框圖。圖10所示的移位寄存器20將η個(gè)單位電路21多級(jí)連接而構(gòu)成。單位電路21具有時(shí)鐘端子CKA、CKB、輸入端子IN、初始化端子INIT和輸出端子OUT。從外部對(duì)移位寄存器20供給開(kāi)始脈沖ST、2相的時(shí)鐘信號(hào)CK1、CK2和初始化信號(hào)INIT。初始化信號(hào)INIT被供給到η個(gè)單位電路21的初始化端子ΙΝΙΤ。此外的信號(hào)與第一實(shí)施方式的移位寄存器(圖2)同樣被供給到各端子。
[0171]圖11是單位電路21的電路圖。單位電路21在單位電路14(圖9)中追加了 N溝道型晶體管和Tr9。晶體管Tr9的柵極端子和漏極端子與初始化端子INIT連接，晶體管Tr9的源極端子與節(jié)點(diǎn)n3連接。
[0172]初始化信號(hào)INIT在電源剛接通后、電源截止時(shí)、將移位寄存器暫時(shí)設(shè)定為初始狀態(tài)時(shí)等，被控制為高電平，在除此之外時(shí)被控制為低電平。當(dāng)初始化信號(hào)INIT為低電平時(shí)，晶體管Tr9截止，單位電路21與單位電路14同樣地動(dòng)作。當(dāng)初始化信號(hào)INIT為高電平時(shí)，晶體管Tr9導(dǎo)通，節(jié)點(diǎn)n3的電位上升至(VDD — Vth)。因此，晶體管Tr8導(dǎo)通，輸出信號(hào)OUT成為低電平。另外，晶體管Tr