一種具有復(fù)制單元字線電壓抬升技術(shù)的sram時(shí)序控制電路的制作方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及集成電路（IC)設(shè)計(jì)技術(shù)領(lǐng)域，尤其涉及一種具有復(fù)制單元字線電壓 抬升技術(shù)的SRAM時(shí)序控制電路。
【背景技術(shù)】
[0002] 現(xiàn)代社會(huì)，由于移動(dòng)通信技術(shù)、3D技術(shù)、GPS導(dǎo)航技術(shù)，高速無線網(wǎng)絡(luò)技術(shù)的迅速 發(fā)展推動(dòng)集成電路設(shè)計(jì)追求更快的速度，更高的穩(wěn)定性以及更低的功耗。SRAM(靜態(tài)隨機(jī)存 取存儲(chǔ)器）因其高速、低功耗、高魯棒性的特性占據(jù)片上存儲(chǔ)器的主要面積，因此SRAM的性 能嚴(yán)重影響SoC芯片的功能。
[0003] 現(xiàn)階段，主要通過降低SRAM工作電壓來減低功耗，因?yàn)閷?duì)于SRAM來說，功耗與電 源低壓的的平方成線性關(guān)系。但是隨著電源電壓的降低，工藝偏差對(duì)電路的穩(wěn)定性影響越 來越大，這將導(dǎo)致芯片性能下降，甚至良率降低。同時(shí)，工藝的進(jìn)步也使晶體管閾值電壓偏 差增大，因此，在低電壓下提高SRAM時(shí)序控制電路的抗工藝偏差能力變得尤為重要。
[0004] 為了獲得最優(yōu)的時(shí)序控制，一種時(shí)序復(fù)制位線技術(shù)在1998年提出，該技術(shù)比反相 器鏈延時(shí)技術(shù)具有更優(yōu)的抗工藝偏差能力，能更精準(zhǔn)的跟蹤位線放電，但是隨著工藝技術(shù) 的進(jìn)步，這種傳統(tǒng)的復(fù)制位線技術(shù)隨著電源電壓的降低已無法更好的改善工藝偏差。
[0005] Y.Niki等人在2011年提出了一種數(shù)字復(fù)制位線延時(shí)技術(shù)，該技術(shù)通過增加復(fù)制 單元，再結(jié)合延時(shí)倍乘電路使得在低電壓下的時(shí)序偏差得到了很大的改善，但是倍乘電路 會(huì)帶來面積大幅增加以及延時(shí)量化誤差。Y.Li等人在2014年提出了雙復(fù)制位線技術(shù)，該技 術(shù)對(duì)6管單元進(jìn)行改進(jìn)，并充分利用了位線資源，在不增加面積的情況下使得電路抗工藝 偏差能力提高，但是由于位線電容變大，使位線預(yù)充電時(shí)間增加，導(dǎo)致芯片工作速度降低。
[0006] 鑒于此，有必要對(duì)現(xiàn)有技術(shù)進(jìn)彳丁改進(jìn)，以提尚時(shí)序控制電路抗工藝偏差能力。

【發(fā)明內(nèi)容】

[0007] 本發(fā)明的目的是提供一種具有復(fù)制單元字線電壓抬升技術(shù)的SRAM時(shí)序控制電 路，該電路不僅在低電源電壓下具有很好的抗工藝偏差能力，同時(shí)不會(huì)大幅度增加芯片的 面積，且不影響芯片運(yùn)行速度。
[0008] 本發(fā)明的目的是通過以下技術(shù)方案實(shí)現(xiàn)的：
[0009] -種具有復(fù)制單元字線電壓抬升技術(shù)SRAM時(shí)序控制電路，包括：時(shí)序復(fù)制電路模 塊與復(fù)制單元字線電壓抬升模塊；其中：
[0010] 所述時(shí)序復(fù)制電路模塊并聯(lián)在復(fù)制單元字線與復(fù)制位線之間；
[0011] 所述復(fù)制單元字線電壓抬升模塊一端與時(shí)鐘信號(hào)端相連，另一端與所述復(fù)制單元 字線相連，用于將輸入的時(shí)鐘信號(hào)處理為高電壓的電平信號(hào)，并傳輸給復(fù)制單元字線；復(fù)制 單元字線的電壓越大，時(shí)序復(fù)制電路模塊中復(fù)制單元電流及其偏差越大，從而使得時(shí)序控 制電路延遲偏差越小。
[0012] 進(jìn)一步的，所述時(shí)序復(fù)制電路模塊包含n個(gè)串聯(lián)連接的復(fù)制單元及若干個(gè)串聯(lián)連 接的冗余單元；
[0013] 其中，所有復(fù)制單元兩端均分別與復(fù)制位線ReplicaBL及ReplicaBLB相連，所 有復(fù)制單元的控制端均與所述復(fù)制單元字線相連；
[0014] 所述冗余單元兩端均分別與復(fù)制位線ReplicaBL及ReplicaBLB相連，所有冗余 單元的控制端接地。
[0015] 進(jìn)一步的，所述復(fù)制單元與冗余單元的內(nèi)部結(jié)構(gòu)相同，均包括：Pl~P2兩個(gè)PMOS 管以及Nl~M四個(gè)NMOS管；
[0016] 其中：Pl管和Nl管組成反相器1，P2管和N2管組成反相器2 ;
[0017] 反相器1中，Pl管端口 8與Nl管端口 14接在一起連到VDD，P1管端口 9與Nl管 端口 13連在一起接到N3管端口 3,Pl管端口 7也接到VDD，Nl管端口 15接地；
[0018] 反相器2中，P2管端口 11和N2管端口 17接在一起連到N3管端口 3,同時(shí)P2管 端口 12與N2管端口 16接在一起連到M管端口 5,P2管端口 11接到VDD，N2管端口 18接 地；
[0019] N3管端口 1接到復(fù)制單元字線，端口 2連接到復(fù)制位線R印IicaBL;N4管端口 4 接到復(fù)制單元字線，端口 6連接到復(fù)制位線ReplicaBLB。
[0020] 進(jìn)一步的，所有復(fù)制單元和冗余單元均連入復(fù)制位線后產(chǎn)生時(shí)序控制信號(hào)SAE。
[0021] 進(jìn)一步的，所述復(fù)制單元字線電壓抬升模塊包括：Pl~P3三個(gè)MOS管、Nl~N2兩 個(gè)MOS管、反相器INV與MOS電容；其中：
[0022] Pl管和Nl管組成反相器1，其中，Pl管端口 1接VDD，端口 2與Nl管端口 5接在 一起連到時(shí)鐘信號(hào)端，Pl管端口 3與Nl管端口 4接在一起連接到N2管端口 11，Nl管端口 6接地；
[0023] P2管與N2管一起構(gòu)成反相器2,其中，P2管端口 8與N2管端口 11接在一起，P2 管端口 7與N2管端口 10接在一起連到P3管端口 14并與復(fù)制單元字線相連；P2管端口 9 接地，N2管12與P3管端口 15接在一起連到MOS電容端口 16 ;
[0024] P3管端口 13接電源VDD，M0S電容端口 17接反相器INV輸出端口 18,反相器INV 端口 19接N2管端口 11。
[0025] 由上述本發(fā)明提供的技術(shù)方案可以看出，采用具有復(fù)制單元字線的電壓抬升技 術(shù)，使得復(fù)制單兀字線的電壓提尚，從而提尚放電電流的偏差，最終減小時(shí)序控制電路延遲 偏差，比傳統(tǒng)的時(shí)序控制電路具有更優(yōu)的抗工藝變化能力，同時(shí)不會(huì)大幅度增加芯片的面 積，且不影響芯片運(yùn)行速度。
【附圖說明】
[0026] 為了更清楚地說明本發(fā)明實(shí)施例的技術(shù)方案，下面將對(duì)實(shí)施例描述中所需要使用 的附圖作簡(jiǎn)單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對(duì)于本 領(lǐng)域的普通技術(shù)人員來講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)這些附圖獲得其他 附圖。
[0027] 圖1為本發(fā)明實(shí)施例提供的一種具有復(fù)制單元字線電壓抬升技術(shù)SRAM時(shí)序控制 電路的不意圖；
[0028] 圖2為本發(fā)明實(shí)施例提供的一種復(fù)制單元字線電壓抬升模塊的示意圖；
[0029] 圖3為本發(fā)明實(shí)施例提供的復(fù)制單元字線信號(hào)電壓與電流偏差關(guān)系示意圖；
[0030] 圖4a為本發(fā)明實(shí)施例提供的傳統(tǒng)復(fù)制位線技術(shù)的1000次蒙特卡羅仿真結(jié)果示意 圖；
[0031] 圖4b為本發(fā)明實(shí)施例提供的本發(fā)明實(shí)施例方案的1000次蒙特卡羅仿真結(jié)果示意 圖。
【具體實(shí)施方式】
[0032] 下面結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整 地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例?；诒?發(fā)明的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施 例，都屬于本發(fā)明的保護(hù)范圍。
[0033] 實(shí)施例
[0034] 圖1為本發(fā)明實(shí)施例提供的一種具有復(fù)制單元字線電壓抬升技術(shù)SRAM時(shí)序控制 電路，如圖1所示，其主要包括：時(shí)序復(fù)制電路模塊與復(fù)制單元字線電壓抬升模塊；其中：
[0035] 所述時(shí)序復(fù)制電路模塊并聯(lián)在復(fù)制單元字線與復(fù)制位線之間，用來復(fù)制存儲(chǔ)陣列 放電時(shí)間，其包含n個(gè)串聯(lián)連接的復(fù)制單元（RC)和若干串聯(lián)連接的冗余單元（DC);復(fù)制位 線共有兩根，如圖1中的復(fù)制位線ReplicaBL及ReplicaBLB;其中，所有復(fù)制單元兩端均 分別與復(fù)制位線ReplicaBL及ReplicaBLB相連，所有復(fù)制單元的控制端均與所述復(fù)制單 元字線（RWL)相連；所述冗余單元兩端均分別與復(fù)制位線ReplicaBL及ReplicaBLB相 連，所有冗余單元的控制端接地。
[0036] 所述復(fù)制單元字線電壓抬升模塊一端與時(shí)鐘信號(hào)端相連，另一端與所述復(fù)制單元 字線（RWL)相連，用于將輸入的時(shí)鐘信號(hào)（CK)處理為高電壓的電平信號(hào)，并傳輸給復(fù)制單 元字線；復(fù)制單元字線的電壓越大，復(fù)制單元電流及其偏差A(yù)I^1越大。
時(shí)序控制電路延遲偏差越小。也就是說，比傳統(tǒng)的時(shí)序控制電路具有更優(yōu)的抗工藝變化能 力。
[0038] 本發(fā)明實(shí)施例中，冗余單元（DC)內(nèi)部結(jié)構(gòu)與復(fù)制單元（RC)相同，區(qū)別為冗余單元 DC的控制端接地。
[0039] 如圖1所示，所述的冗余單元（DC)與復(fù)制單元（RC)均包括：P1~P2兩個(gè)PMOS管 以及Nl~M四個(gè)NMOS管；
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