級的移位寄存器單位電路12111的節(jié)點(diǎn)~1，似，01]1!、01712、OUTn表示第1級、第2級、第η級的移位寄存器單位電路的輸出信號。
[0161]此外，圖中的“Η”表示高電平，“L”表示低電平。
[0162]首先，參照圖9(A)來說明移位寄存器1212的通常動作。
[0163]如圖9(A)所示，當(dāng)在時刻t0，輸入到第1級的移位寄存器單位電路121 i ( S卩，第1級的移位寄存器單位電路1212)的置位端子SET的柵極起始脈沖信號GST轉(zhuǎn)變?yōu)楦唠娖綍r，該柵極起始脈沖信號GST的信號電平會通過薄膜晶體管T8傳遞到薄膜晶體管T3的柵極。由此，薄膜晶體管T3的柵極與薄膜晶體管T8之間的節(jié)點(diǎn)N31被充電，該節(jié)點(diǎn)N31的電壓開始上升。
[0164]當(dāng)節(jié)點(diǎn)N31的電壓上升時，薄膜晶體管T3會導(dǎo)通。在此，連接有薄膜晶體管T3的漏極的全導(dǎo)通控制端子Α0ΝΒ上被提供設(shè)定為高電平的柵極全導(dǎo)通控制信號GA0NB，因此，當(dāng)薄膜晶體管T3導(dǎo)通時，其源極電壓成為從柵極電壓下降了閾值電壓Vth的電壓。因此，連接有薄膜晶體管T3的源極的節(jié)點(diǎn)Nil追隨連接有薄膜晶體管T3的柵極的節(jié)點(diǎn)N31而被充電，節(jié)點(diǎn)Nil的電壓開始上升。
[0165]另外，當(dāng)節(jié)點(diǎn)N31的電壓達(dá)到從薄膜晶體管T8的柵極電壓(電源電壓VDD)下降了薄膜晶體管T8的閾值電壓Vth的電壓時，薄膜晶體管T8會截止，節(jié)點(diǎn)N31成為漂浮狀態(tài)。其后，在節(jié)點(diǎn)Nil被薄膜晶體管T3充電而節(jié)點(diǎn)Nil的電壓上升的過程中，通過薄膜晶體管T3的源極與柵極之間的電容成分、薄膜晶體管T3的溝道與柵極之間的電容成分等，節(jié)點(diǎn)N31的電壓被節(jié)點(diǎn)Nil的電壓上推。
[0166]在此，伴隨于節(jié)點(diǎn)Nl1的電容成分例如晶體管T5的柵極電容等越大，則薄膜晶體管T3的充電所致的節(jié)點(diǎn)Nl 1的電壓的上升越遲，在節(jié)點(diǎn)N31成為漂浮狀態(tài)后，節(jié)點(diǎn)Nl 1的電壓開始上升。在該情況下，節(jié)點(diǎn)Nil的電壓的上升量變大，因此，被節(jié)點(diǎn)Nil的電壓上推的節(jié)點(diǎn)N31的電壓的上升量也變大。由此，當(dāng)節(jié)點(diǎn)N31的電壓上升而成為柵極全導(dǎo)通控制信號GA0N的高電平(電源電壓VDD)與薄膜晶體管T3的閾值電壓Vth相加的電壓以上時，就不會產(chǎn)生薄膜晶體管T3的閾值電壓Vth所致的電壓下降，節(jié)點(diǎn)Nil被薄膜晶體管T3充電至電源電壓VDD。
[0167]此后，當(dāng)輸入到置位端子SET的柵極起始脈沖信號GST從高電平轉(zhuǎn)變?yōu)榈碗娖綍r，電流路的一端連接到置位端子SET的薄膜晶體管T8成為導(dǎo)通狀態(tài)。因此，節(jié)點(diǎn)N31通過薄膜晶體管Τ8放電，節(jié)點(diǎn)Ν31的信號電平成為低電平。當(dāng)節(jié)點(diǎn)Ν31的信號電平成為低電平時，柵極連接到節(jié)點(diǎn)Ν31的薄膜晶體管Τ3截止。此時，節(jié)點(diǎn)Nl 1成為漂浮狀態(tài)，維持在被充電為電源電壓VDD的狀態(tài)，因此，柵極連接到節(jié)點(diǎn)Nl 1的薄膜晶體管Τ5維持在導(dǎo)通狀態(tài)。
[0168]然后，當(dāng)在時刻tl，輸入到時鐘端子CK的柵極時鐘信號GCK1轉(zhuǎn)變?yōu)楦唠娖綍r，該柵極時鐘信號GCK1的信號電平(高電平)通過薄膜晶體管T5傳遞到輸出端子0UT，作為輸出信號0UT1而輸出高電平。其它動作與第1實(shí)施方式中的移位寄存器1211是同樣的。
[0169]對于全導(dǎo)通動作，如圖9(B)所示，與上述的第1實(shí)施方式是同樣的。
[0170]S卩，在全導(dǎo)通動作中，柵極全導(dǎo)通控制信號GA0N設(shè)定為高電平，柵極全導(dǎo)通控制信號GA0NB設(shè)定為低電平。另外，如圖9(B)所示，柵極起始脈沖信號GST設(shè)定為高電平，柵極時鐘信號GCK1，GCK2設(shè)定為低電平。在該情況下，在第1級的移位寄存器單位電路12h*，薄膜晶體管T1截止，薄膜晶體管T2導(dǎo)通。由此，節(jié)點(diǎn)N21被薄膜晶體管T2下拉，其信號電平成為低電平。其結(jié)果是，柵極連接到節(jié)點(diǎn)N21的薄膜晶體管T4，T6均截止。
[0171]另外，柵極通過薄膜晶體管Τ8連接到置位端子SET的薄膜晶體管Τ3導(dǎo)通。當(dāng)薄膜晶體管T3導(dǎo)通時，設(shè)定為低電平(接地電壓VSS)的柵極全導(dǎo)通控制信號GA0NB通過薄膜晶體管T3傳遞到薄膜晶體管T5的柵極。由此，薄膜晶體管T5截止。
[0172]另外，柵極與被提供設(shè)定為高電平的柵極全導(dǎo)通控制信號GA0N的全導(dǎo)通控制端子AON連接的薄膜晶體管T7導(dǎo)通。當(dāng)薄膜晶體管T7導(dǎo)通時，電源電壓VDD通過薄膜晶體管T7供應(yīng)到輸出端子，由此，輸出端子OUT被設(shè)定為高電平。在此，連接到輸出端子OUT的薄膜晶體管T5，T6均成為截止?fàn)顟B(tài)，因此，輸出端子OUT不會受到這些薄膜晶體管T5，T6的影響，而被薄膜晶體管Τ7設(shè)定為高電平。由此，第1級的移位寄存器單位電路12h輸出高電平的輸出信號01]1'1。第2級以后的移位寄存器單位電路1212，1213，-_，121?的輸出信號01712，01713^..，OUTn也是與第1級的移位寄存器單位電路12h的輸出信號0UT1同樣被設(shè)定為高電平。
[0173]根據(jù)上述，包括本實(shí)施方式的移位寄存器單位電路1212的掃描線驅(qū)動電路120將高電平的輸出信號OUT 1，0UT2，…，OUTn作為柵極信號G1，G2，…，Gn輸出，實(shí)施全導(dǎo)通動作。
[0174]根據(jù)第2實(shí)施方式，薄膜晶體管T3的柵極電壓相比于第1實(shí)施方式變高。由此，能夠抑制通過薄膜晶體管T3傳遞的信號的波形失真。因此，例如，即使受到初始特性、溫度特性、劣化等的影響而薄膜晶體管的閾值電壓Vth上升了，也能夠抑制移位寄存器內(nèi)的信號的劣化，能夠改善移位寄存器的動作余量。
[0175][第3實(shí)施方式]
[0176]接著，說明本發(fā)明的第3實(shí)施方式。
[0177]本實(shí)施方式也援引第1實(shí)施方式中使用的圖1和圖2。
[0178]第3實(shí)施方式的顯示裝置是在上述的第2實(shí)施方式中將構(gòu)成援引的圖2所示的移位寄存器121的移位寄存器單位電路121^1212,1213，卩，圖3所示的移位寄存器單位電路1211)取代而具備圖10所示的移位寄存器單位電路1213。其它構(gòu)成與第2實(shí)施方式是同樣的。
[0179]圖10是示出第3實(shí)施方式中的移位寄存器單位電路1213的構(gòu)成例的電路圖。移位寄存器單位電路1213在圖8所示的第2實(shí)施方式中的移位寄存器單位電路1212的構(gòu)成的基礎(chǔ)上還具備電容器(:1，02，03。電容器(:1連接到薄膜晶體管了5的漏極與柵極之間。電容器〇3連接到薄膜晶體管T3的漏極與柵極之間。電容器C2連接到連接有薄膜晶體管T4，T6的各柵極等的節(jié)點(diǎn)Ν2與接地節(jié)點(diǎn)(規(guī)定電位節(jié)點(diǎn))之間。其它構(gòu)成與第2實(shí)施方式中的移位寄存器單位電路1212是同樣的。
[0180]此外，電容器C1，C2，C3不需要全都具備，也可以具備其中的任意的一個或者二個。
[0181]基本動作與上述的第2實(shí)施方式中的移位寄存器單位電路1212是同樣的，但在本實(shí)施方式中，能夠利用電容器C1提高通常動作中的薄膜晶體管T5的自舉效應(yīng)。由此，能夠有效提高薄膜晶體管T5導(dǎo)通時的薄膜晶體管T5的柵極電壓。因此，能夠使得通過薄膜晶體管T5從時鐘端子CK向輸出端子OUT傳送的信號電平不會損失地將該信號電平傳送到輸出端子OUT ο
[0182]另外，能夠利用電容器C3提高薄膜晶體管Τ3的自舉效應(yīng)。由此，能夠有效提高薄膜晶體管Τ3導(dǎo)通時的薄膜晶體管Τ3的柵極電壓。因此，能夠通過薄膜晶體管Τ3從全導(dǎo)通控制端子Α0ΝΒ使信號電平不會損失地傳遞到節(jié)點(diǎn)Ν1。
[0183]而且，能夠利用電容器C2提高節(jié)點(diǎn)Ν2的電壓的保持能力。由此，在節(jié)點(diǎn)Ν1被充電的期間，能夠?qū)⒈∧ぞw管Τ4，Τ6穩(wěn)定地維持在截止?fàn)顟B(tài)，能夠使移位動作穩(wěn)定化。
[0184]根據(jù)本實(shí)施方式，與第2實(shí)施方式相比，能夠改善自舉效應(yīng)所帶來的節(jié)點(diǎn)Ν1或者節(jié)點(diǎn)Ν3的電壓的上升量，因此，能夠?qū)⒈∧ぞw管Τ3，Τ5穩(wěn)定地維持在導(dǎo)通狀態(tài)。因此，能改善移位寄存器的動作余量。
[0185]此外，全導(dǎo)通動作與上述的第1和第2實(shí)施方式是同樣的。
[0186][第4實(shí)施方式]
[0187]接著，說明本發(fā)明的第4實(shí)施方式。
[0188]本實(shí)施方式也援引第1實(shí)施方式中使用的圖1和圖2。
[0189]第4實(shí)施方式的顯示裝置是在上述的第3實(shí)施方式中將構(gòu)成援引的圖2所示的移位寄存器121的移位寄存器單位電路121^1212,1213，卩，圖3所示的移位寄存器單位電路1211)取代而具備圖11所示的移位寄存器單位電路1214。其它構(gòu)成與第3實(shí)施方式是同樣的。
[0190]圖11是示出第4實(shí)施方式中的移位寄存器單位電路1214的構(gòu)成例的電路圖。移位寄存器單位電路1214在圖10所示的第3實(shí)施方式中的移位寄存器單位電路1213的構(gòu)成的基礎(chǔ)上還具備薄膜晶體管T9。薄膜晶體管T9的柵極連接到薄膜晶體管T6的漏極，其漏極連接到薄膜晶體管T6的柵極，其源極連接到接地節(jié)點(diǎn)(規(guī)定電位節(jié)點(diǎn))。即，薄膜晶體管T6與薄膜晶體管T9之間是柵極和漏極交叉結(jié)合。其它構(gòu)成與第3實(shí)施方式中的移位寄存器單位電路1213是同樣的。
[0191]基本動作與上述的第3實(shí)施方式中的移位寄存器單位電路1212是同樣的，但在本實(shí)施方式中，在上述的第2實(shí)施方式中的圖9(A)所示的時刻tl至?xí)r刻t2的期間，能夠穩(wěn)定地維持輸出端子OUT的輸出信號的高電平。關(guān)于這一點(diǎn)，援引圖9(A)的時序圖來說明。在通常動作中，當(dāng)在時刻t0，柵極起始脈沖信號GST和柵極時鐘信號GCK2轉(zhuǎn)變?yōu)楦唠娖綍r，如上所述，薄膜晶體管T1，T2成為導(dǎo)通狀態(tài)，其中，節(jié)點(diǎn)N2被薄膜晶體管T2驅(qū)動為低電平。此后，當(dāng)柵極起始脈沖信號GST和柵極時鐘信號GCK2轉(zhuǎn)變?yōu)榈碗娖綍r，薄膜晶體管Τ1，Τ2成為截止?fàn)顟B(tài)，節(jié)點(diǎn)Ν2成為漂浮狀態(tài)。由此，節(jié)點(diǎn)Ν2的迄今為止的信號電平(即低電平)被形成于節(jié)點(diǎn)Ν2的電容(例如電容器C2的電容等)保持。然后，當(dāng)在時刻tl，柵極時鐘信號GCK1轉(zhuǎn)變?yōu)楦唠娖綍r，如上所述，通過薄膜晶體管T5向輸出端子OUT輸出高電平。
[0192]在此，在從時刻11通過薄膜晶體管T5向輸出端子OUT輸出高電平的期間，需要將薄膜晶體管T6維持在截止?fàn)顟B(tài)。關(guān)于這一點(diǎn)，在上述的第1至第3實(shí)施方式中，在輸出端子OUT的輸出信號于時刻tl成為高電平的期間，連接有薄膜晶體管T6的柵極的節(jié)點(diǎn)N2維持在漂浮狀態(tài)，因此，薄膜晶體管T6的柵極的信號電平被形成于節(jié)點(diǎn)N2的電容維持在低電平，其信號電平處于不穩(wěn)定的狀態(tài)。因此，當(dāng)由于例如噪聲、漏電路徑的存在而導(dǎo)致節(jié)點(diǎn)N2的信號電平上升時，有可能薄膜晶體管T6成為導(dǎo)通狀態(tài)而將輸出端子OUT的信號電平(高電平)下拉。
[0193]而另一方面，在第4實(shí)施方式中，當(dāng)由于上述的噪聲、漏電路徑的存在而導(dǎo)致輸出端子OUT的信號電平成為高電平時，薄膜晶體管T9的柵極的信號電平成為高電平。因此，薄膜晶體管T9成為導(dǎo)通狀態(tài)，將連接有薄膜晶體管T6的柵極的節(jié)點(diǎn)N2驅(qū)動為低電平(接地電壓VSS)。由此，在從時刻11起輸出端子OUT的信號電平為高電平的期間，薄膜晶體管T6被薄膜晶體管T9強(qiáng)制維持在截止?fàn)顟B(tài)。因此，根據(jù)本實(shí)施方式，在通常動作中，能夠?qū)⑤敵鲂盘柗€(wěn)定地維持在高電平，能夠防止因輸出信號的信號電平下降而導(dǎo)致的誤動作。因此，能改善移位寄存器的動作余量。
[0194]此外，全導(dǎo)通動作與上述的第1至第3實(shí)施方式是同樣的。
[0195][第5實(shí)施方式]
[0196]接著，說明本發(fā)明的第5實(shí)施方式。
[0197]本實(shí)施方式也援引第1實(shí)施方式中使用的圖1和圖2。
[0198]第5實(shí)施方式的顯示裝置是在上述的第4實(shí)施方式中將構(gòu)成援引的圖2所示的移位寄存器121的移位寄存器單位電路121^1212,1213，卩，圖3所示的移位寄存器單位電路1211)取代而具備圖12所示的移位寄存器單位電路1215。其它構(gòu)成與第4實(shí)施方式是同樣的。
[0199]圖12是示出第5實(shí)施方式中的移位寄存器單位電路1215的構(gòu)成例的電路圖。移位寄存器單位電路1215在圖11所示的第4實(shí)施方式中的移位寄存器單位電路1214的構(gòu)成的基礎(chǔ)上還具備薄膜晶體管T10。薄膜晶體管T10的源極連接到連接有薄膜晶體管T6和薄膜晶體管T4的各柵極的節(jié)點(diǎn)N2，初始化信號INIT施加到其柵極和漏極。即，薄膜晶體管T10連接成二極管，相當(dāng)于其陽極的節(jié)點(diǎn)上被提供初始化信號INIT，相當(dāng)于其陰極的節(jié)點(diǎn)連接到連接有薄膜晶體管T4，T6的各柵極的節(jié)點(diǎn)N2。其它構(gòu)成與第4實(shí)施方式中的移位寄存器單位電路1214是同樣的。
[0200]初始化信號ΙΝΙΤ是在電源接通時、電源截止時或者一旦使移位寄存器成為初始狀態(tài)的情況下等例如被顯示控制電路140設(shè)定為激活狀態(tài)(高電平)的信號。不過，在全導(dǎo)通動作中，初始化信號ΙΝΙΤ設(shè)定為非激活狀態(tài)(低電平)。當(dāng)使初始化信號ΙΝΙΤ成為激活狀態(tài)時，薄膜晶體管Τ10的漏極和柵極的電壓上升，薄膜晶體管Τ10的源極產(chǎn)生使其漏極電壓下降了閾值電壓Vth的電壓。例如，如果將初始化信號ΙΝΙΤ的高電平設(shè)為電源電壓VDD，則薄膜晶體管Τ10的源極產(chǎn)生從電源電壓VDD減去薄膜晶體管Τ10的閾值電壓Vth的電壓(VDD-Vth)。當(dāng)該薄膜晶體管T10的源極電壓(VDD-Vth)被提供給節(jié)點(diǎn)N2時，薄膜晶體管T4，T6被強(qiáng)制設(shè)為導(dǎo)通狀態(tài)。因此，節(jié)點(diǎn)Ν1通過薄膜晶體管Τ4放電，并且輸出端子OUT被薄膜晶體管Τ6下拉。其結(jié)果是，移位寄存器單位電路1215的電路狀態(tài)被初始化，并且輸出信號的信號電平被初始化為低電平。
[0201]根據(jù)本實(shí)施方式，通過將初始化信號INIT控制在激活狀態(tài)，能夠與輸入到時鐘端子CK，CKB、置位端子SET等的信號無關(guān)地將移位寄存器的電路狀態(tài)在構(gòu)成上初始化，能夠?qū)⒁莆患拇嫫鞣€(wěn)定地控制在非激活狀態(tài)并且將輸出信號設(shè)定為低電平。
[0202]此外，在本實(shí)施方式中，是將薄膜晶體管T10連接成二極管的構(gòu)成，但也可以是將薄膜晶體管T10的漏極固定為電源電壓VDD而向柵極輸入初始化信號INIT的構(gòu)成。
[0203]此外，全導(dǎo)通動作與上述的第1至第4實(shí)施方式是同樣的。
[0204][第6實(shí)施方式]
[0205 ]接著，說明本發(fā)明的第6實(shí)施方式。
[0206]本實(shí)施方式也援引第1實(shí)施方式中使用的圖1和圖2。
[0207]第6實(shí)施方式的顯示裝置是在上述的第5實(shí)施方式中將構(gòu)成援引的圖2所示的移位寄存器121的移位寄存器單位電路121^1212,1213，卩，圖3所示的移位寄存器單位電路1211)取代而具備圖13所示的移位寄存器單位電路1216。其它構(gòu)成與第5實(shí)施方式是同樣的。
[0208]圖13是示出第6實(shí)施方式中的移位寄存器單位電路1216的構(gòu)成例的電路圖。移位寄存器單位電路1216在圖12所示的第5實(shí)施方式中的移位寄存器單位電路1215的構(gòu)成上還具備薄膜晶體管T11。薄膜晶體管T11的電流路插入到薄膜晶體管T3的漏極與薄膜晶體管T5的柵極之間。具體地說，薄膜晶體管T11的形成電流路的源極和漏極中的一方連接到薄膜晶體管T3的源極，薄膜晶體管T11的源極和漏極中的另一方連接到薄膜晶體管T5的柵極。薄膜晶體管T11的柵極上施加有電源電壓VDD(規(guī)定電位)。在本實(shí)施方式中，薄膜晶體管T3的源極與薄膜晶體管T4的漏極之間的連接點(diǎn)形成節(jié)點(diǎn)N4，薄膜晶體管T11的電流路與薄膜晶體管T5的柵極之間的連接點(diǎn)形成節(jié)點(diǎn)N5。其它構(gòu)成與第5實(shí)施方式中的移位寄存器單位電路1215是同樣的。
[0209]根據(jù)上述的第5實(shí)施方式中的移位寄存器單位電路1215，當(dāng)由于電容器C1的自舉效應(yīng)而節(jié)點(diǎn)N1的電壓被上推時，其電壓會成為比電源電壓VDD高的高電壓(VDD+α)。此時，再加上電容器C3的自舉效應(yīng)，薄膜晶體管T3會成為柵極與漏極之間以及源極與漏極之間被施加了高電壓(VDD+a)與接地電壓VSS的差電壓的狀態(tài)，成為被施加了極高的電壓的狀態(tài)。薄膜晶體管T4也同樣成為薄膜晶體管T4的柵極與漏極之間以及源極與漏極之間被施加了高電壓(VDD+a)與接地電壓VSS的差電壓的狀態(tài)。這樣的高電壓可能成為例如晶體管的劣化等的原因。
[0210]在第6實(shí)施方式中，如下面所說明的，在移位寄存器單位電路1216的動作中，利用薄膜晶體管T11防止了第5實(shí)施方式中的上述的高電壓的產(chǎn)生。
[0211]說明本實(shí)施方式的移位寄存器單位電路1216的動作。
[0212]圖14是示出具備第6實(shí)施方式中的移位寄存器單位電路1216的移位寄存器121的動作例的時序圖，該圖的(A)是通常動作時的時序圖，該圖的(B)是全導(dǎo)通動作時的時序圖。在圖14中，柵極起始脈沖信號GST、柵極時鐘信號GCK1，GCK2的高電平和低電平分別是與供應(yīng)到移位寄存器的動作電源的電壓VDD和接地電壓VSS相當(dāng)?shù)男盘栯娖?。另外，在通常動作中，柵極全導(dǎo)通控制信號GA0N設(shè)定為低電平，柵極全導(dǎo)通控制信號GA0NB設(shè)定為高電平。另夕卜，在圖14中，財1、陽1表示第1級的移位寄存器單位電路1211的節(jié)點(diǎn)財，肥，財2、肥2表示第2級的移位寄存器單位電路1212的節(jié)點(diǎn)N4，N5，N4n、N5n表示第η級的移位寄存器單位電路121?的節(jié)點(diǎn)財少5，01]1'1、01712、01]1'11分別表示第1級、第2級、第11級的移位寄存器單位電路的輸出信號。
[0213]此外，圖中的“H”表示高電平，“L”表示低電平。
[0214]首先，參照圖14(A)來說明移位寄存器1216的通常動作。
[0215]移位寄存器單位電路1216的基本動作與上述的第1至第5實(shí)施方式的各移位寄存器單位電路1216的通常動作是相同的，但在第6實(shí)施方式中，將節(jié)點(diǎn)N4充電而將高電平作為輸出信號輸出時的內(nèi)部信號的行為與上述的各實(shí)施方式不同。
[0216]如圖14(A)所示，當(dāng)在時刻t0，輸入到第1級的移位寄存器單位電路121KS卩，第1級的移位寄存器單位電路1216)的置位端子SET的柵極起始脈沖信號GST轉(zhuǎn)變?yōu)楦唠娖綍r，該柵極起始脈沖信號GST的信號電平通過薄膜晶體管T8傳遞到薄膜晶體管T3的柵極。由此，薄膜晶體管T3的柵極與薄膜晶體管T8之間的節(jié)點(diǎn)N31被充電，該節(jié)點(diǎn)N31的電壓開始上升。
[0217]當(dāng)節(jié)點(diǎn)N31的電壓上升時，薄膜晶體管T3導(dǎo)通。在此，連接有薄膜晶體管T3的漏極的全導(dǎo)通控制端子Α0ΝΒ上被提供設(shè)定為高電平的柵極全導(dǎo)通控制信號GA0NB，因此，當(dāng)薄膜晶體管T3導(dǎo)通時，其源極電壓成為從其柵極電壓下降了閾值電壓Vth的電壓。因此，連接有薄膜晶體管T3的源極的節(jié)點(diǎn)N41追隨連接有薄膜晶體管T3的柵極的節(jié)點(diǎn)N31而被充電，節(jié)點(diǎn)N41的電壓開始上升。
[0218]另外，當(dāng)節(jié)點(diǎn)N31的電壓達(dá)到從電源電壓VDD下降了薄膜晶體管T8的閾值電壓Vth的電壓時，薄膜晶體管T8截止，節(jié)點(diǎn)N31成為漂浮狀態(tài)。其后，在節(jié)點(diǎn)N41被薄膜晶體管T3充電而節(jié)點(diǎn)N41的電壓上升的過程中，通過電容器C3，節(jié)點(diǎn)N31的電壓被節(jié)點(diǎn)N41的電壓上推。
[0219]當(dāng)節(jié)點(diǎn)N31的電壓上升而成為電源電壓VDD與薄膜晶體管T3的閾值電壓Vth相加的電壓以上時，節(jié)點(diǎn)N41不會產(chǎn)生薄膜晶體管T3的閾值電壓Vth所致的電壓下降，被薄膜晶體管T3充電至電源電壓VDD。在此，薄膜晶體管T11的柵極上施加有電源電壓VDD，薄膜晶體管Τ11處于導(dǎo)通狀態(tài)，因此，當(dāng)節(jié)點(diǎn)N41被充電時，通過薄膜晶體管Τ11，