下)，CPU 230從內(nèi)置存儲(chǔ)器220讀出與區(qū)ZNl對(duì)應(yīng)的偏移表，使用該偏移表執(zhí)行第一重試讀取(步驟S21)。
[0174]在選擇字線WL屬于區(qū)ZN2的情況下(S卩，在選擇了字線WL4?WL7和WL(2m-5)?WL(2m-2)中的任一條的情況下)，CPU 230從內(nèi)置存儲(chǔ)器220讀出與區(qū)ZN2對(duì)應(yīng)的偏移表，使用該偏移表執(zhí)行第二重試讀取(步驟S21)。
[0175]以下，同樣地，在選擇字線WL屬于區(qū)ZN((m+l)/4)的情況下(S卩，在選擇了字線WL(m-3)?WL(m+4)中的任一條的情況下)，CPU 230從內(nèi)置存儲(chǔ)器220讀出與區(qū)ZN( (m+1 )/4)對(duì)應(yīng)的偏移表，使用該偏移表執(zhí)行第((m+l)/4)重試讀取(步驟S21)。
[0176]步驟S21的處理與在第一實(shí)施方式中說(shuō)明的圖9中的步驟S13?S24是同樣的。對(duì)屬于相同區(qū)ZN的字線WL應(yīng)用相同的電壓偏移量這一點(diǎn)，與第一實(shí)施方式不同。
[0177]2.4本實(shí)施方式所涉及的效果
[0178]根據(jù)本實(shí)施方式，通過(guò)與第一實(shí)施方式相比簡(jiǎn)單的控制，能夠提高工作可靠性。
[0179]即，在第一實(shí)施方式中，按字線的層設(shè)定VCGRV，與此相對(duì)，在本實(shí)施方式中，以某種程度的集合(區(qū))對(duì)字線WL進(jìn)行管理。并且，以區(qū)為單位設(shè)定重試讀取時(shí)的VCGRV偏移量。因而，能夠消除設(shè)定VCGRV偏移量的復(fù)雜性。
[0180]另一方面，形成于相鄰的層的存儲(chǔ)單元晶體管的形狀大致是同樣的，存儲(chǔ)器孔徑的差也小。因而，預(yù)想為這些存儲(chǔ)單元晶體管所受到的干擾特性、數(shù)據(jù)保持特性也的同等的。因此，在以區(qū)為單位設(shè)定VCGRV偏移量的情況下，也能夠充分提高讀出工作的成功概率。
[0181]3.第三實(shí)施方式
[0182]接著，說(shuō)明第三實(shí)施方式所涉及的半導(dǎo)體存儲(chǔ)裝置。本實(shí)施方式在上述第一實(shí)施方式和第二實(shí)施方式中半導(dǎo)體存儲(chǔ)裝置保持偏移表。以下，僅說(shuō)明與第一實(shí)施方式和第二實(shí)施方式不同的點(diǎn)。
[0183]3.1關(guān)于讀出工作
[0184]使用圖19說(shuō)明本實(shí)施方式所涉及的讀出工作。圖19是表示本實(shí)施方式所涉及的、從通常的讀出動(dòng)作至重試讀取為止的一系列工作的流程圖。在圖19中，舉例說(shuō)明NAND型快閃存儲(chǔ)器100的例如熔絲ROM(只讀存儲(chǔ)器)存儲(chǔ)有在第一實(shí)施方式中使用圖6說(shuō)明的偏移表的情況。
[0185]熔絲只讀存儲(chǔ)器是保持NAND型快閃存儲(chǔ)器100固有的信息的區(qū)域，任一個(gè)塊BLK作為熔絲只讀存儲(chǔ)器塊而使用。例如在熔絲只讀存儲(chǔ)器區(qū)域中保持表示禁止使用的不良?jí)K的信息和/或替換不良列(位線)的列冗余信息和/或修整(trimming)信息等。在本實(shí)施方式中，上述說(shuō)明的偏移表也被寫入到熔絲只讀存儲(chǔ)器區(qū)域。
[0186]并且，當(dāng)對(duì)NAND型快閃存儲(chǔ)器100接通電源時(shí)，熔絲只讀存儲(chǔ)器內(nèi)的信息不接收控制器200的命令，由定序器121主動(dòng)地讀出。此時(shí)，偏移表也由寄存器123讀出，在之后的工作中，定序器121參照寄存器123內(nèi)的偏移表。圖19是由寄存器123讀出偏移表之后的工作。
[0187]如圖所示，首先，與圖9同樣地，執(zhí)行步驟SlO?S11，進(jìn)行通常讀取。在通常讀取中，在讀出數(shù)據(jù)不存在錯(cuò)誤或錯(cuò)誤數(shù)(不良位數(shù))為規(guī)定數(shù)以下的情況下(步驟S12、Pass)，完成從該頁(yè)讀出數(shù)據(jù)的讀出工作。
[0188]另一方面，在錯(cuò)誤數(shù)(不良位數(shù))超過(guò)規(guī)定數(shù)的情況下，控制器200執(zhí)行重試讀取。SP，控制器200的CPU 230發(fā)出重試讀取命令，與字線地址(頁(yè)地址)一起發(fā)送到NAND型快閃存儲(chǔ)器100(步驟S30)。此時(shí)，CPU 230還將發(fā)出的重試讀取命令與第幾次的重試讀取對(duì)應(yīng)的信息(在步驟S30中為第一次)一起，發(fā)送到NAND型快閃存儲(chǔ)器100。
[0189]這些命令、地址以及信息例如保持于寄存器123。因此，定序器121根據(jù)接收到的命令、地址以及信息，從寄存器123讀出與第一次的重試讀取有關(guān)的偏移表Tl (步驟S31)。這與在第一實(shí)施方式的圖9中說(shuō)明的步驟S13大致是同樣的。
[0190]然后，定序器121執(zhí)行第一次的重試讀取(步驟S15)。即，行解碼器112按照偏移表Tl的信息，設(shè)定電壓VCGRV，將該電壓VCGRV施加到選擇字線WL。
[0191]之后，控制器200執(zhí)行步驟S16的處理，根據(jù)需要執(zhí)行最大η次的重試讀取。
[0192]3.2本實(shí)施方式所涉及的效果
[0193]如本實(shí)施方式所示，在NAND型快閃存儲(chǔ)器100保持偏移表的情況下，也得到與第一實(shí)施方式同樣的效果。另外，根據(jù)本實(shí)施方式，能夠減輕控制器200的負(fù)載。
[0194]此外，在圖19中，說(shuō)明NAND型快閃存儲(chǔ)器100保持在第一實(shí)施方式中說(shuō)明的偏移表的情況，但是也可以是保持在第二實(shí)施方式中說(shuō)明的偏移表的情況。
[0195]4.第四實(shí)施方式
[0196]接著，說(shuō)明第四實(shí)施方式所涉及的半導(dǎo)體存儲(chǔ)裝置。本實(shí)施方式在第一至第三實(shí)施方式中使存儲(chǔ)單元陣列111的結(jié)構(gòu)變形。以下，僅說(shuō)明與第一至第三實(shí)施方式不同的點(diǎn)。
[0197]4.1關(guān)于存儲(chǔ)單元陣列的結(jié)構(gòu)
[0198]圖20是本實(shí)施方式所涉及的存儲(chǔ)單元陣列111的、沿位線方向的截面圖。
[0199]如圖所示，半導(dǎo)體層26并非是圖4和圖12那樣的U字型的形狀，也可以是I根柱狀的形狀。在該情況下，如圖20所示，在半導(dǎo)體基板的上方形成源線層31，在該源線層31上形成多個(gè)柱狀的半導(dǎo)體層30和26。然后，在半導(dǎo)體層30和26周圍從下側(cè)起依次形成選擇晶體管ST2、存儲(chǔ)單元晶體管MTO?ΜΤ7以及選擇晶體管STl，還形成有位線層33。在本結(jié)構(gòu)的情況下，不需要背柵晶體管ΒΤ。
[0200]4.2關(guān)于偏移表
[0201]圖21是本實(shí)施方式所涉及的偏移表的概念圖。如圖所示，在本例中，按字線WLO?WL7規(guī)定電壓偏移量。
[0202]在本例中，與位于最下層的字線WLO有關(guān)的電壓偏移量最大，與位于最上層的字線WL7有關(guān)的電壓偏移量最小。
[0203]4.3本實(shí)施方式所涉及的效果
[0204]如上所述，上述第一至第三實(shí)施方式還能夠應(yīng)用于具有圖20示出的構(gòu)造的NAND型快閃存儲(chǔ)器。
[0205]當(dāng)然，與第二實(shí)施方式同樣地，也可以將多條字線WL的設(shè)置作為區(qū)域而進(jìn)行管理。
[0206]5.第五實(shí)施方式
[0207]接著，說(shuō)明第五實(shí)施方式所涉及的半導(dǎo)體存儲(chǔ)裝置。本實(shí)施方式在第一至第四實(shí)施方式中使存儲(chǔ)單元陣列111的結(jié)構(gòu)變形。以下，僅說(shuō)明與第一至第四實(shí)施方式不同的點(diǎn)。
[0208]5.1關(guān)于存儲(chǔ)單元陣列的結(jié)構(gòu)
[0209]圖22是本實(shí)施方式所涉及的存儲(chǔ)單元陣列111的電路圖，示出任一個(gè)塊BLK的結(jié)構(gòu)。如圖所示，塊BLK具備多個(gè)存儲(chǔ)器部件MU(MU1、MU2)。在圖22中僅圖示兩個(gè)存儲(chǔ)器部件MU，但是也可以是3個(gè)以上，并不限定其數(shù)量。
[0210]存儲(chǔ)器部件MU例如分別具備4個(gè)串群GR(GR1?GR4)。此外，在存儲(chǔ)器部件MUl和MU2之間進(jìn)行區(qū)分時(shí)，將存儲(chǔ)器部件MUl的串群GR分別稱為GRl-1?GR4-1，將存儲(chǔ)器部件MU2的串群GR分別稱為GR1-2?GR4-2。
[0211]串群GR例如分別具備3個(gè)NAND串SR (SR I?SR3)。當(dāng)然，NAND串SR的數(shù)量并不限定于3個(gè)，也可以是4個(gè)以上。NAND串SR分別具備選擇晶體管STl和ST2以及4個(gè)存儲(chǔ)單元晶體管MT(MTl?MT4)。存儲(chǔ)單元晶體管MT的數(shù)量并不限定于4個(gè)，也可以是5個(gè)以上，也可以是3個(gè)以下。
[0212]在串群GR內(nèi)，3個(gè)NAND串SRl?SR3依次層疊于半導(dǎo)體基板上，NAND串SRl形成于最下層，NAND串SR3形成于最上層。即，在第一實(shí)施方式中說(shuō)明的圖4中，NAND串內(nèi)的存儲(chǔ)單元晶體管MT在半導(dǎo)體基板面的垂直方向上層疊，與此相對(duì)，在本實(shí)施方式中，NAND串內(nèi)的存儲(chǔ)單元晶體管MT在與半導(dǎo)體基板面平行方向上排列，該NAND串在垂直方向上層疊。然后，相同串群GR內(nèi)包含的選擇晶體管STl和ST2分別與相同選擇柵線GSLl和GSL2連接，位于相同列的存儲(chǔ)單元晶體管MT的控制柵與相同字線WL相連接。并且，某一串群GR內(nèi)的3個(gè)選擇晶體管STl的漏與相互不同的位線BL相連接，選擇晶體管ST2的源與相同的源線SL相連接。
[0213]在第奇數(shù)個(gè)串群GRl和GR3和第偶數(shù)個(gè)串群GR2和GR4中，選擇晶體管STl和ST2配置成其位置關(guān)系變得相反。即，在圖22的示例中，串群GRl和GR3的選擇晶體管STl配置于NAND串SR的左端，選擇晶體管ST2配置于NAND串SR的右端。與此相對(duì)，串群GR2和GR4的選擇晶體管STI配置于NAND串SR的右端，選擇晶體管ST2配置于NAND串SR的左端。
[0214]并且，串群GRl和GR3的選擇晶體管STl的柵與相同的選擇柵線GSLl相連接，選擇晶體管ST2的柵與相同的選擇柵線GSL2相連接。另一方面，串群GR2和GR4的選擇晶體管STl的柵與相同的選擇柵線GSL2相連接，選擇晶體管ST2的柵與相同的選擇柵線GSLl相連接。
[0215]另外，某一存儲(chǔ)器部件MU內(nèi)包含的4個(gè)串群GRl和GR2與相互相同的位線BL相連接，不同的存儲(chǔ)器部件MU與相互不同的位線BL相連接。更具體地說(shuō)，在存儲(chǔ)器部件MUl中，串群GRI?GR4中的NAND串SR I?SR3的選擇晶體管STI的漏分別經(jīng)由列選擇柵CSG (CSGI?CSG4)與位線BLl?BL3相連接。列選擇柵CSG例如具有與存儲(chǔ)單元晶體管MT、選擇晶體管STl和ST2等同樣的結(jié)構(gòu)，在各存儲(chǔ)器部件MU中，選擇對(duì)位線BL進(jìn)行選擇的I個(gè)串群GR。因而，與各串群GR對(duì)應(yīng)的列選擇柵CSGl?CSG4的柵分別由不同的控制信號(hào)線SSLl?SSL4進(jìn)行控制。
[0216]具有上述說(shuō)明的結(jié)構(gòu)的存儲(chǔ)器部件MU在圖22中記載的紙面上在上下方向上排列有多個(gè)。這些多個(gè)存儲(chǔ)器部件MU共享存儲(chǔ)器部件MUl與字線WL和選擇柵線GSLl和GSL2。另一方面，位線BL是獨(dú)立的，例如與存儲(chǔ)器部件MUl不同的3個(gè)位線BL4?BL6與存儲(chǔ)器部件MU2對(duì)應(yīng)。與各存儲(chǔ)器部件MU對(duì)應(yīng)的位線BL的個(gè)數(shù)與I個(gè)串群GR內(nèi)包含的NAND串SR的總數(shù)對(duì)應(yīng)。因而，如果NAND串為4層則也設(shè)置4條位線BL，其它數(shù)量的情況下也是同樣的。另外，控制信號(hào)SSLl?SSL4可以在存儲(chǔ)器部件MU之間共用或也可以獨(dú)立地進(jìn)行控制。
[0217]在上述結(jié)構(gòu)中，從各存儲(chǔ)器部件MU逐個(gè)選擇的串群GR中的與相同的字線WL相連接的多個(gè)存儲(chǔ)單元晶體管MT的集合成為“頁(yè)”。
[0218]圖23和圖24是塊BLK的立體圖和俯視圖，圖25是沿圖24中的25-25線的截面圖，圖26是沿圖24中的26-26線的截面圖，圖27是沿圖24中的27-27線的截面圖。在圖23、圖25以及圖27中圖示I個(gè)存儲(chǔ)器部件MU，圖24和圖26圖示兩個(gè)存儲(chǔ)器部件MUl和MU2。
[0219]如圖所示，在半導(dǎo)體基板40上形成絕緣膜41，在絕緣膜41上形成塊BLK。
[0220]在絕緣膜41上形成沿與相對(duì)于半導(dǎo)體基板40表面的垂直方向即第一方向正交的第二方向的條狀的、例如4個(gè)鰭片型構(gòu)造44(44-1?44-4)，由此形成I個(gè)存儲(chǔ)器部件MU。鰭片型構(gòu)造44分別包括沿第二方向設(shè)置的絕緣膜42(42-1?42-4)和半導(dǎo)體層43(43-1?43-3)。并且，在鰭片型構(gòu)造44各自中絕緣膜42-1?42-4與半導(dǎo)體層4343-1?43-3交替地層疊，由此形成相對(duì)于半導(dǎo)體基板40的表面向垂直方向延伸的4個(gè)層疊構(gòu)造。該鰭片型構(gòu)造44分別相當(dāng)于與在圖22中說(shuō)明的串群GR。并且，最下層的半導(dǎo)體層43-1相當(dāng)于NAND串SRl的電流路徑(形成了溝道的區(qū)域)，最上層的半導(dǎo)體層43-3相當(dāng)于NAND串SR3的電流路徑，位于其間的半導(dǎo)體層43-2相當(dāng)于NAND串SR2的電流路徑。
[0221]在鰭片型構(gòu)造44的上面和側(cè)面依次形成有柵絕緣膜45、電荷蓄積層46、阻擋絕緣膜47以及控制柵48(參照?qǐng)D25)。電荷蓄積層46例如由絕緣膜形成。另外，控制柵48由導(dǎo)電膜形成，作為字線WL或選擇柵線GSLl和GSL2而發(fā)揮功能。字線WL和選擇柵線GSLl和GSL2形成為在多個(gè)存儲(chǔ)器部件MU之間跨越多個(gè)鰭片型構(gòu)造44。另一方面，控制信號(hào)線SSLl?SSL4按各鰭片型構(gòu)造44而獨(dú)立。
[0222]鰭片型構(gòu)造44的一端部被引出到塊BLK的端部，在引出的區(qū)域中與位線BL相連接。SP，當(dāng)作為一例關(guān)注存儲(chǔ)器部件MUl時(shí)，第奇數(shù)個(gè)鰭片型構(gòu)造44-1和44-3的一端部被引出到沿第二方向的區(qū)域而共同進(jìn)行連接，在該區(qū)域中形成插頭(Plug)BCl?BC3。形成于該區(qū)域的插頭BCl連接串群GRl和GR3的半導(dǎo)體層43-1與位線BLl，與半導(dǎo)體層43-2和43-3絕緣。插頭BC2連接串群GRl和GR3的半導(dǎo)體層43-2與位線BL2，與半導(dǎo)體層43-1和43-3絕緣。插頭BC3連接串群GRl和GR3的半導(dǎo)體層43-3與位線BL3，與半導(dǎo)體層43-1和43-2絕緣。
[0223]另一方面，第偶數(shù)個(gè)鰭片型構(gòu)造44-2和44-4的一端部被引出到與鰭片型構(gòu)造44-1和44-3的一端部在第二方向上相對(duì)的區(qū)域而共同進(jìn)行連接，在該區(qū)域形成插頭BCl?BC3。形成于該區(qū)