域的插頭BCl連接串群GR2和GR4的半導(dǎo)體層43-1與位線BLl，與半導(dǎo)體層43-2和43-3絕緣。插頭BC2連接串群GR2和GR4的半導(dǎo)體層43-2與位線BL2，與半導(dǎo)體層43-1和43-3絕緣。插頭BC3連接串群GR2和GR4的半導(dǎo)體層43-3與位線BL3，與半導(dǎo)體層43_1和43_2絕緣。
[0224]當(dāng)然，上述說明是存儲器部件MUl的情況，例如在存儲器部件MU2的情況下，形成插頭BC4?BC6，這些插頭BC4?BC6將半導(dǎo)體層43-1?43-3分別連接于位線BL4?BL6(參照圖26)。
[0225]另外，在鰭片型構(gòu)造44的另一端上形成有插頭SC。插頭SC將半導(dǎo)體層43-1?43-3連接于源線SL。
[0226]在上述結(jié)構(gòu)中，NAND串SRl?SR3內(nèi)包含的存儲單元晶體管的尺寸相互不同。更具體地說，如圖25所示，在各鰭片型構(gòu)造44中，沿半導(dǎo)體層43的第三方向的寬度越是位于低層則越大，越是位于高層則越小。即，半導(dǎo)體層43-1的寬度最大，半導(dǎo)體層43-3的寬度最窄，半導(dǎo)體層43-2的寬度為其中間寬度。也就是說，由制造偏差引起特性相互不同的多個(gè)存儲單元晶體管MT包含于I個(gè)頁。
[0227]5.2關(guān)于感測放大器的結(jié)構(gòu)
[0228]接著，說明感測放大器113。本實(shí)施方式所涉及的感測放大器113例如通過感測電壓來判別數(shù)據(jù)。當(dāng)然，也可以是感測電流的類型。
[0229]在電壓感測方式的感測放大器中，屏蔽相鄰的位線而進(jìn)行感測動作。即，在電壓感測方式中，感測位線的電壓偏移。在此，在一側(cè)的位線放電的情況下，與該位線相鄰的位線由于耦合而受到放電的位線的電位偏移的影響。其結(jié)果，有可能產(chǎn)生數(shù)據(jù)的錯誤讀出。因而，在電壓感測方式中，按偶數(shù)位線和按奇數(shù)位線讀出數(shù)據(jù)。而且，在從偶數(shù)位線讀出數(shù)據(jù)時(shí)將奇數(shù)位線固定(屏蔽)為一定電位，在從奇數(shù)位線讀出數(shù)據(jù)時(shí)將偶數(shù)位線固定為一定電位。
[0230]在屏蔽該相鄰的位線的方法(以下，稱為“位線屏蔽法”)中，如圖28所示，感測放大器113具有多個(gè)檢測電路(S/A&latch)，l個(gè)檢測電路(S/A&latch)由2個(gè)位線共享。也就是說，采用以下結(jié)構(gòu):將相鄰的位線分類為偶數(shù)(EVEN)與奇數(shù)(0DD)，相鄰的偶數(shù)與奇數(shù)的位線共享I個(gè)檢測電路。
[0231]在該位線屏蔽法的讀出工作中，在讀出第偶數(shù)個(gè)位線的數(shù)據(jù)的情況下，使偶數(shù)位線用傳輸柵(BLSe)導(dǎo)通，將偶數(shù)位線與感測放大器進(jìn)行連接。此時(shí)，通過使接地用晶體管(BIASo)導(dǎo)通，將奇數(shù)位線與BLCRL進(jìn)行連接，設(shè)為預(yù)定的電位。在該狀態(tài)下，當(dāng)感測放大器(S/A)對偶數(shù)位線進(jìn)行預(yù)充電時(shí)，奇數(shù)位線的電位處于保持預(yù)定的電位的狀態(tài)，因此偶數(shù)位線不會受到來自奇數(shù)位線的影響，適當(dāng)?shù)乇贿M(jìn)行預(yù)充電。該預(yù)充電電位根據(jù)信號BLCLAMP這一柵電壓而決定，例如為0.7V。
[0232]另一方面，在讀出奇數(shù)位線的數(shù)據(jù)的情況下，使奇數(shù)位線用傳輸柵(BLSo)導(dǎo)通，將奇數(shù)位線與感測放大器進(jìn)行連接。此時(shí)，通過使接地用晶體管(BIASe)導(dǎo)通，將偶數(shù)位線與BLCRL進(jìn)行連接。在該狀態(tài)下，當(dāng)感測放大器(S/A)對奇數(shù)位線進(jìn)行預(yù)充電時(shí)，偶數(shù)位線的電位處于保持為一定的狀態(tài)，因此奇數(shù)位線不會受到來自偶數(shù)位線的影響，被適當(dāng)?shù)剡M(jìn)行預(yù)充電。該預(yù)充電電位也是與對偶數(shù)位線進(jìn)行預(yù)充電時(shí)同樣地根據(jù)信號BLCLAMP進(jìn)行鉗位的電壓。
[0233]這樣，在位線屏蔽法中，在讀出工作時(shí)將相鄰的非選擇位線設(shè)為接地狀態(tài)，由此不會受到相鄰的位線的信號的影響，能夠進(jìn)行正確的讀出工作。
[0234]圖29是與圖28示出的一組位線對BLo和BLe(例如BLl和BL2)對應(yīng)的檢測電路(S/A&latch)的電路圖。
[0235]如圖所示，檢測電路具有主數(shù)據(jù)高速緩存(Primary Data CacheJDCMSO、二級數(shù)據(jù)高速緩存(SecondaryDataCache: SDC)431、3個(gè)動態(tài)數(shù)據(jù)高速緩存(DynamicDataCache:DDC)433(433-1 ?433-3)以及臨時(shí)數(shù)據(jù)高速緩存(TemporaryDataCache:TDC)434。此外，動態(tài)數(shù)據(jù)高速緩存33和臨時(shí)數(shù)據(jù)高速緩存434根據(jù)需要設(shè)置即可。另外，動態(tài)數(shù)據(jù)高速緩存433在編程時(shí)還能夠用作保持對位線寫入VDD (高電位)和VSS (低電位)的中間電位(VQPff)的數(shù)據(jù)的高速緩存。
[0236]主數(shù)據(jù)高速緩存430具有拍頻倒相器(clocked inverter)CLII和CLI2以及N溝道型晶體管NM0S5。二級數(shù)據(jù)高速緩存431具有拍頻倒相器CLI3和CLI4以及N溝道型晶體管NM0S6和NM0S7。動態(tài)數(shù)據(jù)高速緩存433具有N溝道型晶體管NM0S4和NM0S9。另外，臨時(shí)數(shù)據(jù)高速緩存434具有電容Cl。此外，主數(shù)據(jù)高速緩存430、二級數(shù)據(jù)高速緩存431、動態(tài)數(shù)據(jù)高速緩存433以及臨時(shí)數(shù)據(jù)高速緩存434的電路結(jié)構(gòu)并不限定于圖29示出的結(jié)構(gòu)，也可以采用其它電路結(jié)構(gòu)。
[0237]另外，在圖29的示例中，在數(shù)據(jù)高速緩存中作為對數(shù)據(jù)的輸入輸出進(jìn)行控制的晶體管而使用η溝道MOS晶體管，但是也可以使用P溝道MOS晶體管。
[0238]并且，檢測電路通過η溝道MOS晶體管HN2e和ΗΝ2ο與對應(yīng)的偶數(shù)位線BLe和奇數(shù)位線BLo分別連接。在晶體管HN2e和HN2o的柵中分別被輸入信號BLSe和BLSo。另外，偶數(shù)位線BLe和奇數(shù)位線BLo與η溝道MOS晶體管HNle和HNlo的源相連接。晶體管HNle和HNlo分別在柵被輸入信號BI ASe和BI ASo，在漏被輸入信號BLCRL。
[0239]5.3關(guān)于偏移表
[0240]圖30是本實(shí)施方式所涉及的偏移表的概念圖。如圖所示，與第一至第三實(shí)施方式不同，本實(shí)施方式所涉及的偏移表按位線而保持對信號BLCLAMP提供的電壓偏移量。即，在本實(shí)施方式中，不是使字線電壓，而是使位線電壓具有層依賴性。
[0241]例如，在第一次的重試讀取中，針對與最下層的NAND串SRl相連接的位線BLl和BL4，信號BLCLAMP的電位僅偏移Vshift_bot_l。另外，針對與最上層的NAND串SR3相連接的位線BL3和BL6，信號BLCLAMP的電位僅偏移Vshif t_top_l。并且，針對與中間層的NAND串SR2相連接的位線BL2和BL5，信號BLCLAMP的電位僅偏移Vshift_mid_l。第二次以后的重試讀取也是同樣的。此外，具有Vshift_bot_i>Vshift_mid_i>Vshift_top_i的關(guān)系(i為I以上的自然數(shù))。
[0242]圖31示出NAND串SR的位置關(guān)系與信號BLCLAMP(即預(yù)充電電位)的關(guān)系。即，NAND串SR越是位于下層(即單元尺寸越大)，則信號BLCLAMP越小，其結(jié)果，位線的預(yù)充電電平也越小。相反，NAND串SR越是位于上層(即單元尺寸越小)，信號BLCLAMP越大，其結(jié)果，位線的預(yù)充電電平也越大。
[0243]圖32是表示通常讀取和重試讀取時(shí)的信號BLCLAMP的電位與位線的預(yù)充電電平的曲線圖。
[0244]如圖所示，在通常讀取中，設(shè)為BLCLAMP = Vclamp，位線電位設(shè)為Vprecharge。
[0245]在第一次的重試讀取中，檢測電路按照偏移表設(shè)定BLCLAMP。即，將位于最下層的位線BLl和BL4設(shè)為(Vclamp-Vshift_bot j)。將位于中間層的位線BL2和BL5設(shè)為(Vclamp-Vshift_mid_l)。將位于最上層的位線BL3和BL6設(shè)為(Vclamp-Vshif t_top_l)。其結(jié)果，位線BLl?BL6中、預(yù)充電電平在BL3和BL6中最高，接著在BL2和BL5中高，在BLl和BL4中最低。
[0246]之后，如圖32所示，在每次反復(fù)進(jìn)行重試讀取時(shí)，BLCLAMP和預(yù)充電電平降低，在最后的第η次的重試讀取中，BLCLAMP被設(shè)為比Vclamp大。
[0247]5.4關(guān)于讀出工作
[0248]圖33示出本實(shí)施方式所涉及的讀出工作時(shí)的存儲單元陣列111的各布線的電壓關(guān)系。圖33是某一塊BLK的電路圖，為了使說明簡單，示出僅兩個(gè)存儲器部件MUl和MU2包含于塊BLK的情況，另外，示出通過選擇控制信號線SSLl和SSL5而選擇存儲器部件MUl中的串群GRl-1與存儲器部件MU2中的串群GR1-2的情況。因而，在串群GRl-1和GR1-2中由與相同的字線WL相連接的6個(gè)存儲單元晶體管MT形成頁。此外，由于紙面的限制，僅圖示所選擇的串群GRl-1和GR1-2，并且省略圖示列選擇柵CSG。以下進(jìn)行的說明在選擇了其它串群的組合的情況下也是同樣的。
[0249]行解碼器112通過對控制信號線GSLl和GSL2施加“H”電平，使選擇晶體管STl導(dǎo)通。另外，對選擇字線WLI施加讀出電壓VCGRV，對非選擇字線WL2?WL4施加電壓VREAD。并且，未圖示的源線驅(qū)動器對源線SLl施加電壓VCSLO0V)。
[0250]這樣，通過對源線SL施加電壓VCSL，由感測放大器113檢測從源線SL流向位線BL的電流，由此判別讀出數(shù)據(jù)。
[0251]此外，如上所述，在某一串群GR中，位于最下層的存儲單元晶體管MT(NAND串SRl)，其半導(dǎo)體層43的寬度最大。因而，不易受到干擾的影響。另一方面，位于最上層的存儲單元晶體管MT(NAND串SR3)，其半導(dǎo)體層43的寬度最小。因而，易于受到干擾的影響。
[0252]接著，使用圖34說明通常讀取時(shí)的檢測電路的工作。圖34示出本實(shí)施方式所涉及的檢測電路的、數(shù)據(jù)讀出時(shí)的各種信號的時(shí)序圖。在圖34中，示出選擇奇數(shù)位線BLo而非選擇偶數(shù)位線BLe的情況。例如由在圖2中說明的定序器121提供各信號。
[0253]如圖所示，在時(shí)刻tO中，首先，將選擇塊的選擇柵線(GSLl)設(shè)為“High“電平。另外，對源線SLl和非選擇的偶數(shù)位線BLe施加電壓VCSL。并且，將信號BLCLAMP設(shè)為電源電壓VDD。并且，行解碼器112對選擇字線WL施加電壓VCGRV，對非選擇字線WL施加電壓VREAD。
[0254]接著，在時(shí)刻11中，將信號BLPRE設(shè)為“High”電平。接著，在時(shí)刻t2中，在檢測電路中將信號VPRE設(shè)為“High”電平，臨時(shí)數(shù)據(jù)高速緩存(TDC)434被進(jìn)行預(yù)充電。
[0255]并且，在時(shí)刻t2?t3中，進(jìn)行位線選擇信號BLSe和BLSo以及偏置選擇信號BIASe和BIASo的設(shè)定。在圖34的示例中，選擇奇數(shù)位線BLo，因此將奇數(shù)位線選擇信號BLSo設(shè)為“High”電平，將偶數(shù)位線BLe固定于BLCTRL( =VCSL)，因此將信號BIASe設(shè)為“High”電平。
[0256]另外，對信號BLCLAMP施加位線預(yù)充電用鉗位電壓Vvlamp，由此奇數(shù)位線BLo被預(yù)充電為(Vclamp-Vtblc)(例如0.7V) Jtblc為晶體管NMOSlO的閾值電壓。
[°257] 如上所述，在芯部中，奇數(shù)位線BLo被預(yù)充電為(Vclamp-Vtblc)，偶數(shù)位線BLo固定于VCSL。
[0258]接著，在時(shí)刻t4中，將信號BLCLAMP設(shè)為0V，接著，在時(shí)刻t5中，將選擇柵線GSL2設(shè)為“High”電平。其結(jié)果，電流從源線SLl流向位線BLo，位線BLo的電位成為(VCGRV-Vth) Jth為存儲單元晶體管的閾值電壓。
[0259]接著，在時(shí)刻t7?t8中，對信號BLCLAMP施加讀出用電壓Vsen。此時(shí)，如果選擇位線BLo的電位高于(Vsen-Vtblc)，則晶體管NM0S10(BLCLAMP的晶體管)處于截止的狀態(tài)，VDD保持于節(jié)點(diǎn)TDC。另一方面，如果選擇位線BLo的電位低于(Vsen-Vtblc)，則使晶體管NMOSlO導(dǎo)通，因此節(jié)點(diǎn)TDC大致與位線BLo的電位相等。
[0260]接著，在時(shí)刻t9?tlO中，讀出的數(shù)據(jù)被取入到二級數(shù)據(jù)高速緩存SDC。
[0261]如上所述，從奇數(shù)位線BLo讀出數(shù)據(jù)。之后，在時(shí)刻tlO?til中進(jìn)行恢復(fù)動作，使各節(jié)點(diǎn)和信號復(fù)位。
[0262]偶數(shù)位線BLe的讀出也同樣地進(jìn)行。在該情況下，與圖34的示例相反地，將信號BLe設(shè)為“High”(高)并將信號BLSo設(shè)為“Low”(低)。另外，將信號BIASo設(shè)為“High”，將信號BIASe 設(shè)為 “Low”。
[0263]圖35是第一次的重試讀取時(shí)的主要信號的時(shí)序圖。如圖所示，與位線BL對應(yīng)于哪一層的NAND串SR相應(yīng)地其預(yù)充電電位不同，這一點(diǎn)與通常讀取時(shí)不同。
[0264]S卩，將與位線BLl(與位于最下層的NAND串SRl對應(yīng))、BL5(與位于中間層的NAND串SR2對應(yīng))以及BL3(與位于最上層的NAND串SR3對應(yīng))有關(guān)的信號BLCLAMP分別設(shè)為Vprel( =Vclamp_Vshift_bot_l)、Vpre2( =Vclamp-Vshift_mid_l)以及Vpre3( = VcIaimp-Vshift_top_l)。其中，具有Vpre3>Vpre2>Vprel的關(guān)系。
[0265]其結(jié)果，將位線BLl、BL5以及BL3的預(yù)充電電位分別設(shè)為(Vprel-Vtblc)、(Vpre2-Vtblc)以及(Vpre3