本發(fā)明是有關(guān)于三維集成電路，特別是提供層間導(dǎo)體(interlayer conductors)以增加元件中電路的層數(shù)。

背景技術(shù)：

于高密度集成電路的發(fā)展中，創(chuàng)造出了具有薄膜通道與其他納米尺度厚度結(jié)構(gòu)的晶體管結(jié)構(gòu)。舉例而言，包括多個(gè)有源層的三維集成電路，在此三維集成電路中，半導(dǎo)體薄膜層是被配置來作為有源元件，例如邏輯晶體管(logic transistor)、開關(guān)晶體管(switching transistor)以及存儲(chǔ)晶體管(memory transistor)。在某些種類的三維存儲(chǔ)器集成電路中，存儲(chǔ)器陣列包括了存儲(chǔ)單元的二維陣列的疊層。疊層中的有源層可包括位線或字線，舉例而言，必須連接至外部電路(peripheral circuits)，例如譯碼器(decoder)、感測(cè)放大器(sense amplifier)等等。在某些配置中，有源層的連接方式是借著由自每個(gè)有源層延伸至布線層(routing layer)的層間連接器來進(jìn)行。其中，層間連接器可例如是覆于二維陣列疊層之上的圖案化金屬層。圖案化金屬層可用來在存儲(chǔ)器陣列與適當(dāng)?shù)耐獠侩娐分g傳輸訊號(hào)與偏壓。相似的訊號(hào)布線結(jié)構(gòu)可用于其他種類的三維集成電路。

在這些元件的制造過程中，重要的步驟包括了制作僅接觸一層有源層，或僅接觸所要接觸的多個(gè)有源層，且可與納米尺度薄膜成功接觸的層間導(dǎo)體。

因此有需要提供一種制造技術(shù)，用來在制造可接觸薄膜有源層的層間導(dǎo)體時(shí)，提升可靠度以及制造毛利(manufacturing margin)。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明是描述一種技術(shù)，此技術(shù)可改善與薄層半導(dǎo)體層所形成的接觸。

本發(fā)明是描述一種形成電路的方法，此方法包括于基板上利用半導(dǎo)體 材料形成半導(dǎo)體材料層。此半導(dǎo)體層可為例如具有小于20納米厚度的硅薄膜層。此方法包括于半導(dǎo)體材料層之上形成層間絕緣層。于層間絕緣體中刻蝕開口，以于半導(dǎo)體材料層上暴露落著區(qū)(landing area)。由開口所暴露的半導(dǎo)體材料通過于該開口中添加半導(dǎo)體材料來增加厚度。添加半導(dǎo)體材料的工藝可包括毯覆沉積(blanket deposition)，或僅在落著區(qū)中選擇性成長(zhǎng)。此工藝包括至少于開口中的落著區(qū)上沉積反應(yīng)前驅(qū)物(reaction precursor)。反應(yīng)前驅(qū)物可為用來與硅薄膜層接觸的金屬硅化物(silicide)前驅(qū)物。此工藝也包括促使前驅(qū)物與半導(dǎo)體材料于開口中進(jìn)行反應(yīng)。于開口中形成與反應(yīng)產(chǎn)物接觸的層間導(dǎo)體。

舉例而言，可用鎢來形成硅薄膜層與層間導(dǎo)體，反應(yīng)前驅(qū)物可包括鈦(titanium)與氮化鈦(titanium nitride)的多層組合。此些用來作為金屬硅化物前驅(qū)物以與硅反應(yīng)形成金屬硅化物的材料，也用來作為層間導(dǎo)體形成時(shí)的黏著劑與勢(shì)壘材料。包括金屬硅化物前驅(qū)物的材料可于落著區(qū)中形成金屬硅化物。

此處所描述的技術(shù)是配置來與薄膜半導(dǎo)體薄層形成接觸。其中，薄膜半導(dǎo)體層是邏輯晶體管、開關(guān)晶體管、存儲(chǔ)晶體管以及內(nèi)聯(lián)機(jī)(interconnects)的一部分。

本發(fā)明的其他方面以及優(yōu)點(diǎn)，可由圖式及以下的詳細(xì)敘述來理解。

附圖說明

圖1繪示與薄膜半導(dǎo)體層接觸的層間導(dǎo)體的簡(jiǎn)化剖面圖。其中，此薄膜半導(dǎo)體層具有因結(jié)塊現(xiàn)象(agglomeration)作用所產(chǎn)生的空穴(void)。

圖2為與薄膜半導(dǎo)體層接觸的層間導(dǎo)體的穿透式電子顯微鏡(transmission electron microscope,TEM)影像，其顯示了因結(jié)塊現(xiàn)象所產(chǎn)生的空穴。

圖3至圖10是繪示形成如本文所描述的與薄膜半導(dǎo)體層接觸的層間導(dǎo)體的各階段結(jié)構(gòu)剖面圖。

圖11至圖16繪示形成如本文所描述的薄膜半導(dǎo)體層的層間導(dǎo)體接觸的替代工藝中的各階段結(jié)構(gòu)剖面圖。

圖17至圖19是繪示形成包括如本文所描述的層間導(dǎo)體的階梯狀接觸 (stairstep contact)的各階段結(jié)構(gòu)剖面圖。

圖20是繪示如本文所描述的集成電路的簡(jiǎn)化方塊流程圖，此集成電路包括作為位于薄膜半導(dǎo)體層上用來作為接觸的加厚落著區(qū)。

【符號(hào)說明】

10、50、100：半導(dǎo)體層

11、51、101：絕緣層

12、32、34：薄膜硅層

13：層間絕緣體

14：氮化硅層

15、54、75、115：材質(zhì)層

16、36、80、130、272：層間導(dǎo)體

18A、18B：區(qū)域

20：區(qū)域

30：空穴

33：絕緣體

52：薄膜層

53、103、246：層間介電層

56：柵極結(jié)構(gòu)

57：區(qū)域

58：柵極介電層

60：落著區(qū)

65：側(cè)壁勢(shì)壘材料

66、68：區(qū)域

67：半導(dǎo)體材料層

70、120：光刻膠層

71、121：摻質(zhì)

77、118：區(qū)域

81、82、131、132：連接器

85、125：上表面

102：薄膜半導(dǎo)體層

105：勢(shì)壘層

110：區(qū)域

206.1～206.8：薄膜多晶硅層

240：內(nèi)襯

256.1～256.8：增厚區(qū)域

264、266、268：開口

286.1～286.8：區(qū)域

905、930：總線

910：控制邏輯

920：區(qū)塊

940、950、970：譯碼器

945：串行選擇線/接地選擇線

955：字線

960：存儲(chǔ)器陣列

965：全局字線

975、985：數(shù)據(jù)線

980：寫入緩沖電路

990：多層數(shù)據(jù)緩沖區(qū)

991：輸入/輸出電路

993：數(shù)據(jù)途徑

具體實(shí)施方式

本文提供本發(fā)明的實(shí)施例的詳細(xì)描述，并參照?qǐng)D式圖1至圖20。

圖1為一簡(jiǎn)化方塊透視圖，繪示了于形成接觸至薄膜半導(dǎo)體層時(shí)可能遇到的問題。如本文所用的薄膜半導(dǎo)體層為具有厚度小于20納米的半導(dǎo)體層。

圖1所示的結(jié)構(gòu)包括半導(dǎo)體層10，例如位于單晶半導(dǎo)體芯片(chip)或晶圓(wafer)之上，或者是位于其他種類的結(jié)構(gòu)基板(structural substrate)上的半導(dǎo)體層。絕緣層11覆于半導(dǎo)體層10之上。薄膜硅層12覆于絕緣層11之上。層間絕緣體13覆蓋在薄膜硅層12之上。層間導(dǎo)體16，例如 鎢插塞(tungsten plug)，配置在形成于層間絕緣體13中的開口內(nèi)。于所繪示的結(jié)構(gòu)中，工藝包括于層間絕緣體13之上形成氮化硅層14。其中，層間絕緣體13包括位于開口側(cè)壁上的間隙壁(spacer)，用來作為層間絕緣體13與層間導(dǎo)體16之間的勢(shì)壘層(barrier layer)。并且，用來形成鎢插塞的材質(zhì)層15可包括鈦與氮化鈦以用來作為開口的內(nèi)襯，并為整體結(jié)構(gòu)提供黏著與勢(shì)壘的功能。此些材料也包括金屬硅化物前驅(qū)物，至少包括鈦。圖1中的區(qū)域20代表金屬硅化物，也許還包括由材質(zhì)層15中的前驅(qū)物材料(以及層間導(dǎo)體16中可能有的潛在材料)與薄膜硅層12反應(yīng)而形成的其他化合物。

于一些工藝當(dāng)中，此結(jié)構(gòu)在形成層間導(dǎo)體16，例如鎢插塞，之前會(huì)進(jìn)行退火(anneal)，以在區(qū)域20中進(jìn)行反應(yīng)而生成金屬硅化物與其他材料。而且，在一些工藝當(dāng)中，可于開口形成之后執(zhí)行注入工藝以增加薄膜硅層12于接觸區(qū)中的摻雜濃度。

在薄膜硅層12中的硅與材質(zhì)層15中的材料所進(jìn)行的反應(yīng)中，薄膜硅層12是作為硅的來源。此反應(yīng)可造成硅與其他反應(yīng)物于區(qū)域20中的遷移(migration)與結(jié)塊現(xiàn)象，其中結(jié)塊現(xiàn)象是由薄膜硅層12中的硅所供應(yīng)。當(dāng)薄膜硅層12非常薄時(shí)，可以使來自于圍繞層間導(dǎo)體16的落著區(qū)的區(qū)域，如圖上所標(biāo)示的區(qū)域18A與區(qū)域18B，產(chǎn)生硅的遷移。硅的遷移可于薄膜硅層12中產(chǎn)生空穴，或者是增加薄膜硅層12的片電阻(sheet resistance)。

圖2為層間導(dǎo)體36的穿透式電子顯光刻像。其中，層間導(dǎo)體36穿過層間絕緣體33而與薄膜硅層34產(chǎn)生接觸。于此例中，薄膜硅層34，在本實(shí)施例中為多晶硅，覆于另一個(gè)薄膜硅層32之上。硅氧化物層把薄膜硅層32與薄膜硅層34分開。本影像的比例尺標(biāo)明于左下方的橫條，顯示層間導(dǎo)體36的落著區(qū)的直徑約為80納米。薄膜硅層32與薄膜硅層34的厚度約5納米。落著區(qū)中金屬硅化物的厚度為薄膜硅層34的二倍以上。

影像中可看到空穴30形成于層間導(dǎo)體36的落著區(qū)的周圍，這個(gè)現(xiàn)象是來自于金屬硅化物形成時(shí)硅在落著區(qū)內(nèi)所產(chǎn)生的結(jié)塊現(xiàn)象。本文所描述的工藝，可避免形成這種空穴。

圖3至圖10是繪示在形成電路的工藝中各階段的結(jié)構(gòu)剖面圖。圖3是繪示在形成數(shù)個(gè)構(gòu)件之后所得的結(jié)構(gòu)，此些構(gòu)件包括半導(dǎo)體層50，其可 例如為一半導(dǎo)體晶圓，或形成于具有各種其他下層結(jié)構(gòu)的基材上的半導(dǎo)體材料層。于半導(dǎo)體層50之上配置絕緣層51。于絕緣層51之上配置半導(dǎo)體材料所形成的薄膜層52(以下簡(jiǎn)稱薄膜層52)。例如化學(xué)氣相沉積(chemical vapor deposition)或是原子層沉積(atomic layer deposition)的工藝可用于形成薄膜層52。圖案化工藝，例如光刻(photolithographic)工藝，可用來在薄膜層52上形成結(jié)構(gòu)。舉例而言，薄膜層52可包括半導(dǎo)體材料的條帶，并具有用來作為薄膜晶體管的通道的區(qū)域57。而且此條帶可包括一延伸部，穿過落著區(qū)60并位于層間導(dǎo)體與薄膜層形成接觸之處。圖3所繪示的結(jié)構(gòu)顯示柵極結(jié)構(gòu)56覆于區(qū)域57之上，并通過柵極介電層58與區(qū)域57分隔。所以，此結(jié)構(gòu)形成了具有薄膜層延伸部的薄膜晶體管，并且在薄膜層延伸部中通道本體是穿過落著區(qū)60而形成。摻雜雜質(zhì)的圖案根據(jù)特定元件的需求可用在各種類型的薄膜晶體管中，以形成源極/漏極區(qū)域、作為接觸的落著區(qū)，以及其他特征圖案。并且，此結(jié)構(gòu)還繪示了層間介電層53，層間介電層53可通過柵極結(jié)構(gòu)56形成后所采用的后續(xù)工藝來形成。層間介電層53可包括硅氧化物、多層不同種類的硅氧化物、包括多種介電材料的多層結(jié)構(gòu)等等。于圖3中，材質(zhì)層54配置于層間介電層53之上。材質(zhì)層54可作為刻蝕工藝的硬掩模層，用以形成暴露位于薄膜層52上的落著區(qū)60的開口。于一些實(shí)施例中，當(dāng)層間介電層53包括硅氧化物時(shí)，材質(zhì)層54可包括氮化硅。

圖4是繪示在圖3的結(jié)構(gòu)上沉積側(cè)壁勢(shì)壘材料65的步驟后的結(jié)構(gòu)剖面圖。此一步驟可用于本發(fā)明的一些實(shí)施例中，但其他的實(shí)施例可不包括此一步驟。在本實(shí)施例中，側(cè)壁勢(shì)壘材料65可包括用于材質(zhì)層54的相同材料，例如氮化硅。這個(gè)步驟會(huì)使區(qū)域66中的材料厚度大于側(cè)壁上的材料厚度，并且大于覆蓋于落著區(qū)60上的材料厚度。

圖5是繪示使用非等向性(anisotropic)刻蝕，以位于開口側(cè)壁上的側(cè)壁勢(shì)壘材料65來形成間隙壁的步驟后的結(jié)構(gòu)。于此實(shí)施例中，形成間隙壁的側(cè)壁勢(shì)壘材料65也覆蓋了層間介電層53的上表面。而且，圖5所繪示的結(jié)構(gòu)顯示了在落著區(qū)上沉積半導(dǎo)體材料層67的步驟后的階段，此步驟是用來增加位于層間導(dǎo)體與薄膜層52形成接觸的區(qū)域中半導(dǎo)體材料的厚度。半導(dǎo)體材料層67可使用與薄膜層52相同的半導(dǎo)體材料。沉積半 導(dǎo)體材料層67的步驟可為半導(dǎo)體材料的共形毯覆沉積(conformal blanket deposition)，其是利用化學(xué)氣相沉積工藝或其他適合所欲形成的特定材料的工藝來實(shí)施。共形毯覆沉積的結(jié)果，半導(dǎo)體材料層67包括位于區(qū)域68中覆于層間介電層53之上，以及作為開口側(cè)壁的內(nèi)襯的材料。

用于薄膜層52的半導(dǎo)體材料厚度小于20納米，位于落著區(qū)中并由開口暴露于外的半導(dǎo)體材料層67厚度可介于1納米至300納米之間，用來例如支持接觸的形成。半導(dǎo)體材料的添加量，可由經(jīng)驗(yàn)決定，或利用模擬反應(yīng)工藝，例如針對(duì)圖7、圖8所描述的工藝，來加以預(yù)測(cè)。

圖6是繪示離子注入工藝中的結(jié)構(gòu)剖面圖，此離子注入工藝是用以增加落著區(qū)中半導(dǎo)體材料層67的半導(dǎo)體材料的導(dǎo)電性。此結(jié)構(gòu)包括具有對(duì)齊前述開口的開口，并且用來作為注入屏蔽的光刻膠層70。為了提高接觸特性，此注入可加入摻質(zhì)(dopants)71，例如用于n型摻雜的砷及用于p型摻雜的硼。光刻膠層于注入工藝之后被剝除。于其他實(shí)施例中可省略注入工藝。于其他實(shí)施例中，為了免除后續(xù)注入的需求，可在用來增加落著區(qū)的薄膜層厚度的沉積工藝中，沉積已摻雜的半導(dǎo)體材料。

圖7是繪示剝除光刻膠層后，并通過共形沉積內(nèi)襯至少在落著區(qū)中的開口內(nèi)形成包括反應(yīng)前驅(qū)物的材質(zhì)層75之后的結(jié)構(gòu)。在一實(shí)施例中，層間導(dǎo)體是由鎢形成，材質(zhì)層75可包括由鈦與氮化鈦的組合所構(gòu)成的多層結(jié)構(gòu)，并且可對(duì)層間導(dǎo)體提供黏著與勢(shì)壘功能。鈦與氮化鈦為與硅反應(yīng)的反應(yīng)前驅(qū)物，可在落著區(qū)中至少形成硅化鈦(titanium silicide)。對(duì)于銅制的層間導(dǎo)體，材質(zhì)層75可包括鉭(tantalum)與氮化鉭(tantalum nitride)或其他的材料。其他種類的反應(yīng)前驅(qū)物可使用于材質(zhì)層75中，包括其他與半導(dǎo)體層反應(yīng)的材料，例如鈷(cobalt)、鎢、鎳(nickel)、鉑(platinum)及鉬(molybdenum)等等。

圖8是繪示在進(jìn)行退火工藝之后的結(jié)構(gòu)剖面圖，此退火工藝可以例如是，促使材質(zhì)層75中的材料與半導(dǎo)體層進(jìn)行反應(yīng)，并于區(qū)域77中形成反應(yīng)產(chǎn)物的快速熱退火(rapid thermal anneal)工藝。在薄膜層52的半導(dǎo)體材料為硅、材質(zhì)層75中的材料包括金屬硅化物前驅(qū)物的實(shí)施例中，退火促使金屬硅化物形成于區(qū)域77中。

圖9是繪示在沉積用來形成層間導(dǎo)體80的導(dǎo)電材料后的結(jié)構(gòu)剖面圖。 于一例中，層間導(dǎo)體80的材料包括鎢。也可使用其他的導(dǎo)電材料。

圖10是繪示在進(jìn)行平坦化工藝，例如化學(xué)機(jī)械研磨(chemical mechanical polishing)，以于層間導(dǎo)體80之上形成平滑的上表面85，并移除覆蓋于層間介電層53上，先前用來做為硬掩模的部分殘余側(cè)壁勢(shì)壘材料65后的結(jié)構(gòu)剖面圖。此平坦化工藝可用于或可不用于圖案化導(dǎo)體注入中。另外，圖10還繪示連接器81與連接器82，用來代表集成電路上層間導(dǎo)體80和圖案化導(dǎo)線之間的連接關(guān)系。

增加位于落著區(qū)上的區(qū)域77中半導(dǎo)體材料厚度的結(jié)果，可避免或減少于薄膜層52中形成空穴，并可改善接觸電阻以及薄膜層52的片電阻。層間導(dǎo)體80可以填充在布線平面與垂直形狀兩個(gè)方向都具有不同形式的開口，包括溝槽狀的開口、橢圓形或圓形的介層開口(via openings)、雙層鑲嵌(dual-damascene)開口等等。而且，被層間導(dǎo)體80所填充的開口在布線平面及垂直方向皆可以為蜿蜒狀的蛇形。

如圖3所示，被繪示出來的一部分薄膜層52可作為薄膜半導(dǎo)體材料層的延伸部，此薄膜半導(dǎo)體材料層是用以形成薄膜晶體管的通道。于其他實(shí)施例中，薄膜層52可做為柵極導(dǎo)體或元件的有源層中其他的元件。

圖11至圖16是繪示一替代工藝中各階段的結(jié)構(gòu)剖面圖。圖11是繪示經(jīng)過一系列如圖3、圖4、圖5所繪示的列步驟后的結(jié)構(gòu)剖面圖，此一系列步驟包括于絕緣層101之上形成薄膜半導(dǎo)體層102，其中，絕緣層101和薄膜半導(dǎo)體層102是依序形成于另外的半導(dǎo)體層100之上。圖案化層間介電層103以于半導(dǎo)體薄膜層102的落著區(qū)之上形成開口。形成如圖11所示的氮化硅勢(shì)壘層105。然而，在圖11中用于增加薄膜半導(dǎo)體層102的半導(dǎo)體材料厚度的工藝，包括在經(jīng)由落著區(qū)上的開口暴露于外的區(qū)域110中進(jìn)行外延成長(zhǎng)，此外延成長(zhǎng)工藝可選擇性地增厚薄膜半導(dǎo)體層102而不會(huì)形成側(cè)壁。這可使層間導(dǎo)體的布局尺寸更小。舉例而言，針對(duì)包含有多晶硅的薄膜半導(dǎo)體層102，在形成開口之后，采用多晶硅選擇性外延成長(zhǎng)工藝來增厚經(jīng)由開口暴露于外的落著區(qū)中的薄膜半導(dǎo)體層102。選擇性硅外延成長(zhǎng)工藝可以使用已知技術(shù)來加以實(shí)施，例如M.Goulding所著的THE SELECTIVE EPITAXIAL GROWTH OF SILICON論文中記載的技術(shù)，登載于Journal de Physique IV,1991,02(C2),pp.C2-745-C2-778.當(dāng)中 (<10.1051/jp4:1991290>，<jpa-00249881>)；其中該論文可通過引用并入(incorporated by reference)的方式，全文收載于本發(fā)明之中。

對(duì)于厚度小于20納米的薄膜半導(dǎo)體層102的半導(dǎo)體材料而言，例如為了支持接觸的形成，以外延成長(zhǎng)層工藝于區(qū)域110之中所添加的厚度可介于1納米至300納米之間。可由經(jīng)驗(yàn)來決定所添加半導(dǎo)體材料的量，或利用反應(yīng)工藝，例如針對(duì)圖13、圖14所描述的工藝的的模擬來加以預(yù)測(cè)。

圖12是繪示進(jìn)行離子注入工藝以改善接觸區(qū)中半導(dǎo)體材料的導(dǎo)電性時(shí)的結(jié)構(gòu)剖面圖。此結(jié)構(gòu)包括具有用來定義前述開口的開口圖案，并作為注入屏蔽的光刻膠層120。此注入可加入摻雜物121，例如用于n型摻雜的砷及用于p型摻雜的硼。光刻膠層120于注入工藝之后被剝除。于其他實(shí)施例中可省略注入工藝。于其他實(shí)施例中，為了免除后續(xù)注入的需求，可在用來增加落著區(qū)薄膜層厚度的沉積工藝中，沉積已摻雜的半導(dǎo)體材料。

圖13是繪示剝除光刻膠層后，并通過共形沉積內(nèi)襯至少在落著區(qū)中的開口內(nèi)，形成包括反應(yīng)前驅(qū)物的材質(zhì)層115之后的結(jié)構(gòu)。在一實(shí)施例中，層間導(dǎo)體可以由鎢所形成，材質(zhì)層115可包括由鈦與氮化鈦的組合所構(gòu)成的多層結(jié)構(gòu)，并且可對(duì)層間導(dǎo)體提供黏著與勢(shì)壘功能。鈦與氮化鈦為與硅反應(yīng)的反應(yīng)前驅(qū)物，可在落著區(qū)中至少形成硅化鈦。對(duì)于銅制的層間導(dǎo)體，材質(zhì)層115可包括鉭與氮化鉭或其他的材料。其他種類的反應(yīng)前驅(qū)物可使用于材質(zhì)層115中，包括其他與半導(dǎo)體層反應(yīng)的材料，例如鈷、鎢、鎳、鉑及鉬等等。

圖14是繪示在進(jìn)行退火工藝之后的結(jié)構(gòu)剖面圖，退火工藝?yán)缈焖贌嵬嘶?，?huì)促使材質(zhì)層115中的材料與薄膜半導(dǎo)體層102在區(qū)域110中進(jìn)行反應(yīng)，并于區(qū)域118中形成反應(yīng)產(chǎn)物。在本實(shí)施例中，薄膜半導(dǎo)體層102的半導(dǎo)體材料為硅、材質(zhì)層115中的材料包括金屬硅化物前驅(qū)物，此一退火會(huì)促使金屬硅化物形成于區(qū)域118中。

圖15是繪示在沉積用來形成層間導(dǎo)體130的導(dǎo)電材料之后的結(jié)構(gòu)剖面圖。于一實(shí)施例中，層間導(dǎo)體的材料包括鎢。也可使用其他的導(dǎo)電材料。

圖16繪示在進(jìn)行平坦化工藝，例如化學(xué)機(jī)械研磨，以于層間導(dǎo)體130之上形成平滑的上表面125，并移除覆蓋于層間介電層103上的部分殘余勢(shì)壘層105后的結(jié)構(gòu)剖面圖。此平坦化工藝可用于或可不用于圖案化導(dǎo)體 注入中。另外，圖16還繪示連接器131與連接器132，用來代表集成電路上層間導(dǎo)體130與圖案化導(dǎo)線的連接關(guān)系。

增加位于落著區(qū)上區(qū)域118中半導(dǎo)體材料厚度的結(jié)果，可避免或減少于薄膜半導(dǎo)體層102中形成空穴，并可降低接觸電阻以及薄膜半導(dǎo)體層102的片電阻。

圖17、圖18、圖19是繪示于位在包括多層薄膜多晶硅層的三維集成電路上的階梯狀圖案(stairstep pattern)中形成層間導(dǎo)體的結(jié)構(gòu)剖面圖。于此實(shí)施例中，此三維集成電路包括薄膜多晶硅層206.1至206.8。如上所述，本文所述的技術(shù)也可用其他種類的半導(dǎo)體材料。

薄膜多晶硅層206.1至206.8是與絕緣層交替沉積，藉以于集成電路上形成有源層的疊層?？涛g此疊層以于各有源層上暴露落著區(qū)，并具有層間介電層246覆于疊層上?？涛g停止材料(etch stop material)，例如氮化硅，所構(gòu)成的內(nèi)襯240，可內(nèi)襯于刻蝕形成所示的階梯狀開口之后，以及形成層間介電層246之前，的結(jié)構(gòu)中。開口264、268、266具有不同的深度，取決于要形成接觸的有源層的深度。此處所述，如圖17所繪示的結(jié)構(gòu)，是通過利用光刻膠252進(jìn)行圖案化刻蝕形成開口的工藝所制備而成，用以暴露出位于薄膜多晶硅層206.1至206.8的每一層的落著區(qū)。

多種技術(shù)可用來達(dá)成此一目的。此處揭露一個(gè)與本案申請(qǐng)人共同擁有的(commonly owned)美國(guó)專利申請(qǐng)案，申請(qǐng)?zhí)枮?3/867,905，申請(qǐng)日為2013年4月22日，標(biāo)題為INTERLAYER CONDUCTOR AND METHOD FOR FORMING，現(xiàn)已公告為美國(guó)專利案，編號(hào)8,928,149，其中該專利通過引用并入的方式，將此專利全文收載于本發(fā)明之中。

圖18所繪示的結(jié)構(gòu)是通過剝除光刻膠，以及進(jìn)行增加經(jīng)由開口所暴露的落著區(qū)中薄膜多晶硅層206.1至206.8厚度的工藝來達(dá)成。如上文所討論，二種技術(shù)可增加薄膜半導(dǎo)體層的厚度，包括化學(xué)氣相沉積以及選擇性外延成長(zhǎng)。因此，在進(jìn)行增厚工藝之后，薄膜半導(dǎo)體層會(huì)具有增厚區(qū)域256.1至256.8，位于對(duì)應(yīng)的薄膜有源層上的落著區(qū)之中。

圖19是繪示在進(jìn)行添加反應(yīng)前驅(qū)物、促使區(qū)域286.1至286.8中金屬硅化物的生成的退火工藝，以及以例如鎢的導(dǎo)體填充開口以作為層間導(dǎo)體272等多項(xiàng)工藝之后的結(jié)構(gòu)剖面圖。

圖3至圖19是繪示了工藝各階段的結(jié)構(gòu)剖面圖。此些工藝中的步驟對(duì)應(yīng)至所繪示的各階段。應(yīng)當(dāng)理解的是，可以組合或以不同的形式進(jìn)行許多步驟。于某些情況下讀者將會(huì)理解，只有在某些其他地方也進(jìn)行改變時(shí)，重排步驟方可得到相同的結(jié)果。于其他的狀況下讀者將會(huì)理解，只有在某些條件被滿足時(shí)，重排步驟方可得到相同的結(jié)果。此外，可以理解的是本文有關(guān)于步驟的討論是有關(guān)于理解本發(fā)明，并且應(yīng)當(dāng)知道的是用以完成其他功能的眾多的附加步驟可于此些所示的步驟之前、之后以及之間進(jìn)行。

本文所描述用于形成層間導(dǎo)體的技術(shù)，是可用于任何配置薄膜晶體管或是用于連接薄膜晶體管的半導(dǎo)體薄膜層的電路。薄膜晶體管例如可為存儲(chǔ)元件、邏輯元件、模擬元件以及開關(guān)元件。此技術(shù)也可用于改善例如是可不包括半導(dǎo)體薄膜層的互補(bǔ)式金屬氧化物半導(dǎo)體(complementary metal-oxide semiconductor,CMOS)的元件中的接觸特性。

圖20為一集成電路的示意圖，其中集成電路包括存儲(chǔ)器陣列，存儲(chǔ)器陣列包括存儲(chǔ)單元，存儲(chǔ)單元包括薄膜晶體管。一個(gè)例子是例如描述于共同審理中(co-pending)且共同擁有的美國(guó)專利中的電路，此專利的申請(qǐng)?zhí)枮?4/284,306，申請(qǐng)日為2014年5月31日，標(biāo)題為3D INDEPENDENT DOUBLE GATE FLASH MEMORY，其中該專利通過引用并入的方式，將此專利全文收載于本發(fā)明之中。于文中所描述的配置，半導(dǎo)體薄膜層上的落著區(qū)，例如于階梯狀層間導(dǎo)體結(jié)構(gòu)中的落著區(qū)，是以如上所述的方式增厚。于一些實(shí)施例中，存儲(chǔ)器陣列可包括三維與非門陣列與垂直或水平的薄膜晶體管。

于所繪示的范例中，集成電路901包括存儲(chǔ)器陣列960，存儲(chǔ)器陣列960包括一或多個(gè)存儲(chǔ)器區(qū)塊。

串行選擇線譯碼器940耦接多個(gè)串行選擇線945，并排列于存儲(chǔ)器陣列960中。偶數(shù)/奇數(shù)層譯碼器950耦接多個(gè)偶數(shù)/奇數(shù)字線955。全局位線列譯碼器970耦接沿著存儲(chǔ)器陣列960的列排列的多條全局字線965，用來對(duì)存儲(chǔ)器陣列960進(jìn)行數(shù)據(jù)讀取與寫入。地址由控制邏輯910提供到總線930上，再到列譯碼器970、譯碼器940以及偶數(shù)/奇數(shù)層譯碼器950。感測(cè)放大器與寫入緩沖電路980透過，例如第一數(shù)據(jù)線975，耦接至列譯碼器970。感測(cè)放大器與寫入緩沖電路980的寫入緩沖區(qū)可存儲(chǔ)用于多層 寫入的程序代碼，或?yàn)閮?chǔ)存程序代碼的函數(shù)的值，以顯示被選定的位線的寫入或是抑制狀態(tài)。列譯碼器970可包括電路，用以選擇性地對(duì)存儲(chǔ)器中的位線施加寫入或是抑制電壓，以響應(yīng)位于寫入緩沖區(qū)中數(shù)據(jù)值。

來自于感應(yīng)放大器/寫入緩沖電路的感應(yīng)數(shù)據(jù)，是經(jīng)由第二數(shù)據(jù)線985提供給多層數(shù)據(jù)緩沖區(qū)990。其中，多層數(shù)據(jù)緩沖區(qū)990是經(jīng)由數(shù)據(jù)途徑993依序耦合至輸入/輸出電路991。并且在本實(shí)施例中，輸入數(shù)據(jù)是提供至多層數(shù)據(jù)緩沖區(qū)990，用來支在陣列中每一個(gè)獨(dú)立雙柵存儲(chǔ)單元的每一個(gè)獨(dú)立側(cè)邊上進(jìn)行的多層寫入操作。

輸入/輸出電路991將數(shù)據(jù)輸出至位于集成電路901的外部目的地。輸入/輸出數(shù)據(jù)及控制訊號(hào)是經(jīng)由數(shù)據(jù)總線905來進(jìn)行移動(dòng)。其中，數(shù)據(jù)總線905介于輸入/輸出電路991、控制邏輯910以及集成電路901上的輸入/輸出端，或其他集成電路901內(nèi)部或外部的數(shù)據(jù)源之間。而其中，集成電路901內(nèi)部或外部的數(shù)據(jù)源可以是，例如通用處理器或特殊用途應(yīng)用電路，或提供單芯片系統(tǒng)(system-on-a-chip)功能，并且被存儲(chǔ)器陣列960所支持的的多種模塊的組合。

在圖20所繪示的實(shí)施例中，控制邏輯910使用一偏壓配置狀態(tài)機(jī)來控制經(jīng)由位于區(qū)塊920中的一個(gè)或多個(gè)電源供應(yīng)器所產(chǎn)生或提供的供電電壓，例如讀取、擦除、檢驗(yàn)或?qū)懭肫珘旱膽?yīng)用?？刂七壿?10耦合多層數(shù)據(jù)緩沖器990以及存儲(chǔ)器陣列960?？刂七壿?10包括用來控制多層寫入操作的邏輯?？刂七壿嬇c其他外部電路可包括具有薄膜層延伸的薄膜晶體管，其中如本文所述，通道是形成于此薄膜層中，并位于用于層間導(dǎo)體而加厚的落著區(qū)之上。雖然本技術(shù)乃參照上述所選的實(shí)施例與范例詳細(xì)公開，然而應(yīng)知道這些范例僅是意在說明而非意圖限制。可想而知，本領(lǐng)域技術(shù)人員易于對(duì)此做出改進(jìn)與組合，其改進(jìn)與組合均包括在本發(fā)明的技術(shù)精神與隨附權(quán)利要求的范圍內(nèi)。