本發(fā)明涉及半導(dǎo)體制作領(lǐng)域，特別涉及一種晶體管及其形成方法。

背景技術(shù)：

金屬-氧化物-半導(dǎo)體(MOS)晶體管是半導(dǎo)體制造中的最基本器件，其廣泛適用于各種集成電路中，根據(jù)主要載流子以及制造時(shí)的摻雜類(lèi)型不同，分為NMOS和PMOS晶體管。

現(xiàn)有技術(shù)提供了一種MOS晶體管的制作方法。請(qǐng)參考圖1至圖3所示的現(xiàn)有技術(shù)的MOS晶體管的形成過(guò)程的剖面結(jié)構(gòu)示意圖。

請(qǐng)參考圖1，提供半導(dǎo)體基底100，在所述半導(dǎo)體基底100內(nèi)形成隔離結(jié)構(gòu)101，所述隔離結(jié)構(gòu)101之間的半導(dǎo)體基底100為有源區(qū)，在所述有源區(qū)內(nèi)形成阱區(qū)(未示出)；通過(guò)第一離子注入在阱區(qū)表面摻雜雜質(zhì)離子，以調(diào)節(jié)后續(xù)形成的晶體管的閾值電壓。

然后，在所述隔離結(jié)構(gòu)101之間的半導(dǎo)體基底100上依次形成柵介質(zhì)層102和柵電極103，所述柵介質(zhì)層102和柵電極103構(gòu)成柵極結(jié)構(gòu)。

繼續(xù)參考圖1，進(jìn)行氧化工藝，形成覆蓋所述柵極結(jié)構(gòu)的氧化層104。

參考圖2，進(jìn)行淺摻雜離子注入(LDD)，在柵極結(jié)構(gòu)兩側(cè)的半導(dǎo)體基底100內(nèi)依次形成淺摻雜區(qū)105。

參考圖3，在柵極結(jié)構(gòu)兩側(cè)的側(cè)壁上形成柵極結(jié)構(gòu)的側(cè)墻111；以所述柵極結(jié)構(gòu)為掩膜，進(jìn)行柵極結(jié)構(gòu)兩側(cè)的阱區(qū)進(jìn)行深摻雜離子注入，深摻雜離子注入的能量和劑量大于淺摻雜離子注入的能量和劑量，在柵極結(jié)構(gòu)兩側(cè)的阱區(qū)內(nèi)形成源區(qū)112和漏區(qū)113，所述源區(qū)112和漏區(qū)113的深度大于源/漏延伸區(qū)105的深度。

然而，現(xiàn)有技術(shù)形成的晶體管的集成度仍有待提高。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明解決的問(wèn)題是怎么提高晶體管的集成度。

為解決上述問(wèn)題，本發(fā)明提供一種晶體管的形成方法，包括：

提供半導(dǎo)體襯底，所述半導(dǎo)體襯底內(nèi)形成有第一源區(qū)；形成覆蓋所述半導(dǎo)體襯底和第一源區(qū)表面的第一隔離層；在所述第一隔離層上形成第一柵電極，所述第一柵電極位于第一源區(qū)上方；形成覆蓋所述第一隔離層表面和第一柵電極側(cè)壁表面的第一介質(zhì)層；形成覆蓋所述第一介質(zhì)層表面和第一柵電極頂部表面的第二隔離層；刻蝕去除部分所述第二隔離層、第一柵電極和第一隔離層，在第二隔離層、第一柵電極和第一隔離層中形成第一刻蝕孔，所述第一刻蝕孔底部暴露出有第一源區(qū)的表面；在所述第一刻蝕孔的兩側(cè)側(cè)壁表面形成第一柵介質(zhì)層；在第一刻蝕孔中的第一柵介質(zhì)層之間形成第一溝道材料層，所述第一溝道材料層填充滿(mǎn)第一刻蝕孔；在所述第一溝道材料層頂部表面上形成第一漏區(qū)。

可選的，所述半導(dǎo)體襯底內(nèi)還形成有環(huán)繞所述第一源區(qū)的淺溝槽隔離結(jié)構(gòu)。

可選的，所述淺溝槽隔離結(jié)構(gòu)的形成方法為：在所述半導(dǎo)體襯底上形成掩膜層，所述掩膜層中具有暴露出半導(dǎo)體襯底表面的環(huán)形開(kāi)口；以所述掩膜層為掩膜，沿環(huán)形開(kāi)口刻蝕所述半導(dǎo)體襯底，在所述半導(dǎo)體襯底內(nèi)形成環(huán)形的刻蝕凹槽；在所述刻蝕凹槽內(nèi)填充隔離材料，形成環(huán)形的淺溝槽隔離結(jié)構(gòu)。

可選的，在形成淺溝槽隔離結(jié)構(gòu)后，對(duì)所述環(huán)形的淺溝槽隔離結(jié)構(gòu)之間的半導(dǎo)體襯底進(jìn)行離子注入，在所述環(huán)形的淺溝槽隔離結(jié)構(gòu)之間的半導(dǎo)體襯底內(nèi)形成第一源區(qū)。

可選的，所述第一柵電極的部分位于第一源區(qū)正上方，部分位于淺溝槽隔離結(jié)構(gòu)正上方。

可選的，所述第一柵電極的材料為多晶硅。

可選的，所述第一柵電極的厚度為300～2000埃。

可選的，所述第一隔離層和第二隔離層為單層多層堆疊結(jié)構(gòu)。

可選的，所述第一隔離層為雙層堆疊結(jié)構(gòu)，包括第一氧化硅層和位于第 一氧化硅層上的第一氮化硅層。

可選的，所述第二隔離層為雙層堆疊結(jié)構(gòu)，包括第二氮化硅層和位于第二氮化硅層上的第二氧化硅層。

可選的，所述第一柵介質(zhì)層的形成過(guò)程為：在所述第一刻蝕孔的側(cè)壁和底部表面以及第二隔離層的表面形成柵介質(zhì)材料層；無(wú)掩膜刻蝕去除第二隔離層表面上以及刻蝕孔底部表面上的柵介質(zhì)材料層，在第一刻蝕孔的側(cè)壁表面上形成第一柵介質(zhì)層。

可選的，所述第一柵介質(zhì)層的材料為氧化硅。

可選的，所述第一溝道材料層和第一漏極的形成工藝為：采用第一沉積工藝形成第一溝道材料層；采用第二沉積工藝形成所述第一漏極。

可選的，還包括：形成覆蓋所述第一漏區(qū)和第二隔離層的第二介質(zhì)層；在所述第二介質(zhì)層上形成第二柵電極；形成覆蓋所述第二介質(zhì)層表面以及第二柵電極的側(cè)壁表面的第三介質(zhì)層；在所述第二柵電極和第三介質(zhì)層上形成第三隔離層；刻蝕所述第三隔離層和第二柵電極以及部分第二介質(zhì)層，在所述第三隔離層、第二柵電極和第二介質(zhì)層中形成暴露出第一漏區(qū)表面的第二刻蝕孔；在所述第二刻蝕孔的側(cè)壁表面形成第二柵介質(zhì)層；在第二刻蝕孔中的第二柵介質(zhì)層之間形成第二溝道材料層，所述第二溝道材料層填充滿(mǎn)第二刻蝕孔；在所述第二溝道材料層頂部表面上形成第二漏區(qū)。

可選的，還包括：形成覆蓋所述第三隔離層和第二漏區(qū)的第四介質(zhì)層；在第二隔離層、第二介質(zhì)層、第三介質(zhì)層、第三隔離層和第四介質(zhì)層中形成與第一柵電極連接的第一插塞；在第四介質(zhì)層和第三隔離層中形成有第二柵電極連接的第二插塞。

可選的，還包括：形成覆蓋所述第N(N≥2)漏區(qū)和第N+1(N≥2)隔離層的第N+2(N≥2)介質(zhì)層；在所述第N+2(N≥2)介質(zhì)層上形成第N+1(N≥2)柵電極；形成覆蓋所述第N+2(N≥2)介質(zhì)層表面以及第N+1(N≥2)柵電極側(cè)壁表面的第N+3(N≥2)介質(zhì)層；在所述第N+1(N≥2)柵電極和第N+3(N≥2)介質(zhì)層上形成第N+2(N≥2)隔離層；刻蝕所述第N+1(N≥2)隔離層和第N+1(N≥2)柵電極以及部分第N+2(N≥2)介質(zhì) 層，在所述第N+2(N≥2)隔離層、第N+1(N≥2)柵電極和第N+2(N≥2)介質(zhì)層中形成暴露出第N(N≥2)漏區(qū)表面的第N+1(N≥2)刻蝕孔；在所述第N+1(N≥2)刻蝕孔的側(cè)壁表面形成第N+1(N≥2)柵介質(zhì)層；在第N+1(N≥2)刻蝕孔中的第N+1(N≥2)柵介質(zhì)層之間形成第N+1(N≥2)溝道材料層，所述第N+1(N≥2)溝道材料層填充滿(mǎn)第N+1(N≥2)刻蝕孔；在所述第N+1(N≥2)溝道材料層頂部表面上形成第N+1(N≥2)漏區(qū)。

本發(fā)明還提供了一種晶體管，包括：

半導(dǎo)體襯底，位于所述半導(dǎo)體襯底內(nèi)的第一源區(qū)；覆蓋所述半導(dǎo)體襯底和第一源區(qū)表面的第一隔離層；位于所述第一隔離層上的第一柵電極，所述第一柵電極位于第一源區(qū)上方；覆蓋所述第一隔離層表面和第一柵電極側(cè)壁表面的第一介質(zhì)層；覆蓋所述第一介質(zhì)層表面和第一柵電極頂部表面的第二隔離層；位于所述第二隔離層、第一柵電極和第一隔離層中的第一刻蝕孔，所述第一刻蝕孔底部暴露出有第一源區(qū)的表面；位于第一刻蝕孔的兩側(cè)側(cè)壁表面上的第一柵介質(zhì)層；位于第一刻蝕孔中的第一柵介質(zhì)層之間的第一溝道材料層，所述第一溝道材料層填充滿(mǎn)第一刻蝕孔；位于所述第一溝道材料層頂部表面上的第一漏區(qū)。

可選的，位于半導(dǎo)體襯底內(nèi)的第一淺溝槽隔離結(jié)構(gòu)，所述第一淺溝槽隔離結(jié)構(gòu)環(huán)繞所述第一源區(qū)。

可選的，還包括：覆蓋所述第一漏區(qū)和第二隔離層的第二介質(zhì)層；位于所述第二介質(zhì)層上的第二柵電極；覆蓋所述第二介質(zhì)層表面以及第二柵電極的側(cè)壁表面的第三介質(zhì)層；位于所述第二柵電極和第三介質(zhì)層上的第三隔離層；位于所述第三隔離層和第二柵電極以及部分第二介質(zhì)層中的第二刻蝕孔，第二刻蝕孔暴露出第一漏區(qū)表面；位于所述第二刻蝕孔的側(cè)壁表面的第二柵介質(zhì)層；位于第二刻蝕孔中的第二柵介質(zhì)層之間的第二溝道材料層，所述第二溝道材料層填充滿(mǎn)第二刻蝕孔；位于所述第二溝道材料層頂部表面上的第二漏區(qū)。

可選的，覆蓋所述第N(N≥2)漏區(qū)和第N+1(N≥2)隔離層的第N+2(N≥2)介質(zhì)層；位于所述第N+2(N≥2)介質(zhì)層上的第N+1(N≥2)柵電 極；覆蓋所述第N+2(N≥2)介質(zhì)層表面以及第N+1(N≥2)柵電極側(cè)壁表面的第N+3(N≥2)介質(zhì)層；位于所述第N+1(N≥2)柵電極和第N+3(N≥2)介質(zhì)層上的第N+2(N≥2)隔離層；位于所述第N+1(N≥2)隔離層和第N+1(N≥2)柵電極以及部分第N+2(N≥2)介質(zhì)層中暴露出第N(N≥2)漏區(qū)表面的第N+1(N≥2)刻蝕孔；位于所述第N+1(N≥2)刻蝕孔的側(cè)壁表面的第N+1(N≥2)柵介質(zhì)層；位于第N+1(N≥2)刻蝕孔中的第N+1(N≥2)柵介質(zhì)層之間的第N+1(N≥2)溝道材料層，所述第N+1(N≥2)溝道材料層填充滿(mǎn)第N+1(N≥2)刻蝕孔；位于所述第N+1(N≥2)溝道材料層頂部表面上的第N+1(N≥2)漏區(qū)。

與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點(diǎn)：

本發(fā)明的晶體管形成方法，在半導(dǎo)體襯底內(nèi)形成有第一源區(qū)后；形成覆蓋所述半導(dǎo)體襯底和第一源區(qū)表面的第一隔離層；在所述第一隔離層上形成第一柵電極，所述第一柵電極位于第一源區(qū)上方；形成覆蓋所述第一隔離層表面和第一柵電極側(cè)壁表面的第一介質(zhì)層；形成覆蓋所述第一介質(zhì)層表面和第一柵電極頂部表面的第二隔離層；刻蝕去除部分所述第二隔離層、第一柵電極和第一隔離層，在第二隔離層、第一柵電極和第一隔離層中形成第一刻蝕孔，所述第一刻蝕孔底部暴露出有第一源區(qū)的表面；在所述第一刻蝕孔的兩側(cè)側(cè)壁表面形成第一柵介質(zhì)層；在第一刻蝕孔中的第一柵介質(zhì)層之間形成第一溝道材料層，所述第一溝道材料層填充滿(mǎn)第一刻蝕孔；在所述第一溝道材料層頂部表面上形成第一漏區(qū)。本發(fā)明方法形成的晶體管，源區(qū)、第一溝道材料層、柵電極以及漏區(qū)在半導(dǎo)體襯底上沿垂直方向(垂直方向指垂直與半導(dǎo)體襯底表面的方法)分布，從而減小了形成的晶體管在半導(dǎo)體襯底上占據(jù)的橫向(橫向指平行于半導(dǎo)體襯底表面的方向)的面積，從而提高了晶體管的集成度；本發(fā)明的方法，采用一層一層向上的方式依次形成晶體管的各組成部分，工藝簡(jiǎn)單。

進(jìn)一步，所述第一柵電極的部分位于第一源區(qū)正上方，部分位于淺溝槽隔離結(jié)構(gòu)正上方，第一源區(qū)正上方的部分第一柵極中后續(xù)形成貫穿第一柵極厚度的第一溝道材料層，淺溝槽隔離結(jié)構(gòu)正上方的第一柵極后續(xù)與介質(zhì)層中形成的第一插塞電連接，因而第一柵電極不會(huì)占據(jù)較大的橫向面積。

進(jìn)一步，本發(fā)明的方法可以在垂直方向上形成多層電連接的晶體管，進(jìn)一步減小了集成電路占據(jù)的橫向面積。

本發(fā)明的晶體管，所述晶體管的源區(qū)和漏區(qū)以及柵極結(jié)構(gòu)在半導(dǎo)體襯底上沿垂直方向分布，從而減小了形成的晶體管在半導(dǎo)體襯底上占據(jù)的橫向的面積，從而提高了晶體管的集成度。

附圖說(shuō)明

圖1～圖3為現(xiàn)有技術(shù)的MOS晶體管的形成過(guò)程的剖面結(jié)構(gòu)示意圖；

圖4～圖17為本發(fā)明實(shí)施例晶體管形成過(guò)程的結(jié)構(gòu)示意圖。

具體實(shí)施方式

如背景技術(shù)所言，現(xiàn)有技術(shù)形成晶體管的集成度仍有待提升。

研究發(fā)現(xiàn)，現(xiàn)有技術(shù)形成的晶體管為平面的晶體管，即晶體管的源區(qū)和漏區(qū)位于柵極結(jié)構(gòu)兩側(cè)的半導(dǎo)體襯底內(nèi)，因而使得晶體管占據(jù)較大的橫向面積，不利于晶體管集成度的提高。

為此，本發(fā)明提供了一種晶體管及其形成方法，所述晶體管的源區(qū)和漏區(qū)以及柵極結(jié)構(gòu)在半導(dǎo)體襯底上垂直分布，從而減小了形成的晶體管在半導(dǎo)體襯底上占據(jù)的橫向的面積，從而提高了晶體管的集成度。

為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更為明顯易懂，下面結(jié)合附圖對(duì)本發(fā)明的具體實(shí)施例做詳細(xì)的說(shuō)明。在詳述本發(fā)明實(shí)施例時(shí)，為便于說(shuō)明，示意圖會(huì)不依一般比例作局部放大，而且所述示意圖只是示例，其在此不應(yīng)限制本發(fā)明的保護(hù)范圍。此外，在實(shí)際制作中應(yīng)包含長(zhǎng)度、寬度及深度的三維空間尺寸。

圖4～圖17為本發(fā)明實(shí)施例晶體管形成過(guò)程的結(jié)構(gòu)示意圖。

參考圖4，提供半導(dǎo)體襯底200，所述半導(dǎo)體襯底200內(nèi)形成有第一源區(qū)202。

所述半導(dǎo)體襯底200的材料可以為硅(Si)、鍺(Ge)、或硅鍺(GeSi)、碳化硅(SiC)；也可以是絕緣體上硅(SOI)，絕緣體上鍺(GOI)；或者還可以為其它的材料，例如砷化鎵等Ⅲ-Ⅴ族化合物。

所述半導(dǎo)體襯底200內(nèi)形成有第一源區(qū)202。在一實(shí)施例中，所述第一源區(qū)202的形成工藝為離子注入，根據(jù)形成的晶體管的類(lèi)型，所述離子注入注入的雜質(zhì)離子為N型雜質(zhì)離子或P型雜質(zhì)離子，具體的，當(dāng)形成的晶體管為NMOS晶體管時(shí)，所述離子注入注入的雜質(zhì)離子為N型雜質(zhì)離子，所述N型雜質(zhì)離子為磷離子、砷離子或銻離子中的一種或幾種，當(dāng)形成的晶體管為PMOS晶體管時(shí)，所述離子注入注入的雜質(zhì)離子為P型雜質(zhì)離子，所述P型雜質(zhì)離子為硼離子、鎵離子或銦離子中的一種或幾種。

在另一實(shí)施例中，所述第一源區(qū)的形成過(guò)程可以為：在所述半導(dǎo)體襯底上形成圖形化的掩膜層，所述圖形化的掩膜層中具有暴露出半導(dǎo)體襯底表面的開(kāi)口；以所述圖形化的掩膜層為掩膜，刻蝕所述半導(dǎo)體襯底，在所述半導(dǎo)體襯底中形成凹槽；在所述凹槽中填充應(yīng)力材料，形成第一源區(qū)，所述應(yīng)力材料用于提高第一溝道材料層中載流子的遷移率。

當(dāng)形成的晶體管為NMOS晶體管時(shí)，所述應(yīng)力材料為碳化硅，當(dāng)形成的晶體管為PMOS晶體管時(shí)，所述應(yīng)力材料為鍺化硅。

所述半導(dǎo)體襯底200內(nèi)還形成有環(huán)繞所述第一源區(qū)202的淺溝槽隔離結(jié)構(gòu)201，所述淺溝槽隔離結(jié)構(gòu)201用于電學(xué)隔離相鄰的第一源區(qū)或有源區(qū)。

所述淺溝槽隔離結(jié)構(gòu)201的形成方法為：在所述半導(dǎo)體襯底200上形成掩膜層，所述掩膜層中具有暴露出半導(dǎo)體襯底200表面的環(huán)形開(kāi)口；以所述掩膜層為掩膜，沿環(huán)形開(kāi)口刻蝕所述半導(dǎo)體襯底200，在所述半導(dǎo)體襯底200內(nèi)形成環(huán)形的刻蝕凹槽；在所述刻蝕凹槽內(nèi)填充隔離材料，形成環(huán)形的淺溝槽隔離結(jié)構(gòu)201。

在一實(shí)施例中，在形成淺溝槽隔離結(jié)構(gòu)201后，對(duì)所述環(huán)形的淺溝槽隔離結(jié)構(gòu)201之間的半導(dǎo)體襯底200進(jìn)行離子注入，在所述環(huán)形的淺溝槽隔離結(jié)構(gòu)201之間的半導(dǎo)體襯底內(nèi)形成第一源區(qū)202。

在其他實(shí)施例中，也可以在形成環(huán)形的淺溝槽隔離結(jié)構(gòu)201之前，在所述半導(dǎo)體襯底200中形成第一源區(qū)202。

參考圖5，形成覆蓋所述半導(dǎo)體襯底200和第一源區(qū)202表面的第一隔離層。

所述第一隔離層用于電學(xué)隔離后續(xù)形成的第一柵電極與第一源區(qū)202。

所述第一隔離層可以為單層或多層(≥2層)堆疊結(jié)構(gòu)。

本實(shí)施例中，所述第一隔離層為雙層堆疊結(jié)構(gòu)，包括位于半導(dǎo)體襯底200上的第一氧化硅層203和位于第一氧化硅層203上的第一氮化硅層204。

在一實(shí)施例中，所述第一氧化硅層203的厚度為50～150埃，所述第一氮化硅層204的厚度為100～800埃。

請(qǐng)繼續(xù)參考圖5，在所述第一隔離層上形成柵電極材料層205。

所述柵電極材料層205用于形成第一柵電極。在一實(shí)施例中，所述柵電極材料層205的材料為多晶硅，柵電極材料層205的厚度為300～2000埃，柵電極材料層205的形成工藝為化學(xué)氣相沉積。

參考圖6，刻蝕所述柵電極材料層205(參考圖5)，在所述第一隔離層上形成第一柵電極206，所述第一柵電極206位于第一源區(qū)202上方。

刻蝕所述柵電極材料層205采用干法刻蝕工藝，在實(shí)施例中，所述干法刻蝕工藝采用的刻蝕氣體為HBr、Cl₂和O₂。

本實(shí)施例中，所述第一柵電極206的部分位于第一源區(qū)202正上方，部分位于淺溝槽隔離結(jié)構(gòu)201正上方，第一源區(qū)202正上方的部分第一柵電極206中后續(xù)形成貫穿第一柵極220厚度的第一溝道材料層，淺溝槽隔離結(jié)構(gòu)201正上方的第一柵極220后續(xù)與介質(zhì)層中形成的第一插塞電連接，因而第一柵電極206不會(huì)占據(jù)較大的橫向面積。

參考圖7，形成覆蓋所述第一隔離層表面和第一柵電極206側(cè)壁表面的第一介質(zhì)層207；形成覆蓋所述第一介質(zhì)層207表面和第一柵電極206頂部表面的第二隔離層。

所述第一介質(zhì)層207的材料為氧化硅、氟硅玻璃、硼硅玻璃或其他合適的介質(zhì)材料。

所述第二隔離層作為后續(xù)形成的第一漏區(qū)與第一柵電極206之間的電學(xué)隔離層。

所述第二隔離層為單層或多層(≥2層)堆疊結(jié)構(gòu)。

本實(shí)施例中，所述第二隔離層包括第二氮化硅層208和位于第二氮化硅層208上的第二氧化硅層209。

請(qǐng)參考圖8，刻蝕去除部分所述第二隔離層(包括第二氮化硅層208和位于第二氮化硅層208上的第二氧化硅層209)、第一柵電極206和第一隔離層(第一氧化硅層203和位于第一氧化硅層203上的第一氮化硅層204)，在第二隔離層、第一柵電極206和第一隔離層中形成第一刻蝕孔210，所述第一刻蝕孔210底部暴露出有第一源區(qū)202的表面。

所述第一刻蝕孔210中后續(xù)形成第一溝道材料層。

所述第一刻蝕孔210的形成工藝為各向異性的干法刻蝕工藝。為了使得形成的第一刻蝕孔具有較好側(cè)壁形貌，以使后續(xù)在第一刻蝕孔中形成第一溝道材料層具有較好的側(cè)壁形貌，以利于第一柵電極206對(duì)第一溝道材料層的控制，在一實(shí)施例中，所述干法刻蝕工藝包括第一刻蝕步驟、第二刻蝕步驟和第三刻蝕步驟，進(jìn)行第一刻蝕步驟，刻蝕所述第二隔離層，在第二隔離層中形成第一子刻蝕孔，第一刻蝕步驟采用的刻蝕氣體的含碳氟的氣體，所述含碳氟的氣體為CF₄、C₂F₆、C₃F₈、C₄F₈、CHF₃、CH₂F₂中的一種或幾種，刻蝕氣體流量為10sccm至200sccm，反應(yīng)腔室壓強(qiáng)為50毫托至80毫托，腔室溫度為20度至100度，源功率源的輸出功率為100瓦至1000瓦，偏置功率源的輸出功率為50瓦至300瓦；進(jìn)行第二刻蝕步驟，沿第一子刻蝕孔刻蝕所述第一柵電極206，在第一柵電極206中形成第二子刻蝕孔，所述第二刻蝕步驟采用的刻蝕氣體為Cl₂、HBr、O₂，反應(yīng)腔室壓強(qiáng)為5毫托至50毫托，源功率源的輸出功率為150瓦至500瓦，偏置功率源的輸出功率為20瓦至150瓦，HBr流量為50sccm至800sccm，Cl₂流量為10sccm至400sccm，O₂的流量為10～200sccm；進(jìn)行第三刻蝕步驟，沿第二子刻蝕孔刻蝕所述第一隔離層，在第一隔離層中形成第三子刻蝕孔，第三子刻蝕孔暴露出第一源區(qū)202的表面，所述第一子刻蝕孔、第二子刻蝕孔和第三子刻蝕孔構(gòu)成第一刻蝕孔210，第三刻蝕步驟采用的刻蝕氣體的含碳氟的氣體，所述含碳氟的氣體為CF₄、C₂F₆、C₃F₈、C₄F₈、CHF₃、CH₂F₂中的一種或幾種，刻蝕氣體流量為10sccm至200sccm，反應(yīng)腔室壓強(qiáng)為50毫托至80毫托，腔室溫度為20度至100度，源功率源的輸出功率為100瓦至1000瓦，偏置功率源的輸出功率為80瓦至300瓦。

參考圖9，在所述第一刻蝕孔210的兩側(cè)側(cè)壁表面形成第一柵介質(zhì)層211。

本實(shí)施例中，所述第一柵介質(zhì)層211的材料為氧化硅，第一柵介質(zhì)層211的厚度為50～150埃。在本發(fā)明的其他實(shí)施例中，所述第一柵介質(zhì)層211可以為其他合適的材料。

在一實(shí)施例中，所述第一柵介質(zhì)層211的形成過(guò)程為：采用沉積或者熱氧化工藝在所述第一刻蝕孔210的側(cè)壁和底部表面上形成氧化硅層；無(wú)掩膜刻蝕工藝去除第一刻蝕孔210底部表面上氧化硅層，在第一刻蝕孔210的側(cè)壁表面上形成第一柵介質(zhì)層211。

參考圖10，在第一刻蝕孔210(參考圖9)中的第一柵介質(zhì)層211之間形成第一溝道材料層213，所述第一溝道材料層213填充滿(mǎn)第一刻蝕孔；在所述第一溝道材料層213頂部表面上形成第一漏區(qū)214。

所述第一溝道材料層213的材料為硅、鍺或其他合適的半導(dǎo)體材料。所述第一溝槽材料層213中可以根據(jù)需要摻雜雜質(zhì)離子。所述第一溝道材料層213的形成工藝為第一外延工藝，具體的，采用第一外延工藝形成填充滿(mǎn)第一刻蝕孔210的第一溝道材料層，然后采用化學(xué)機(jī)械研磨工藝去除第二隔離層上的第一溝槽材料層。

所述第一漏區(qū)214的材料為硅、鍺、碳化硅或鍺化硅。第一漏區(qū)214的形成工藝為第二外延工藝，具體的，采用第二外延工藝形成覆蓋所述第二隔離層的第一漏區(qū)材料層；刻蝕去除第二隔離層上的部分第一漏區(qū)材料層，在第一刻蝕孔中的第一溝道材料層213頂部表面上形成第一漏區(qū)214。

在具體的實(shí)施例中，當(dāng)形成的晶體管為NMOS晶體管時(shí)，所述第一漏區(qū)214材料為硅、鍺或碳化硅，當(dāng)形成的晶體管為PMOS晶體管時(shí)，所述第一漏區(qū)214材料為硅、鍺或鍺化硅。

需要說(shuō)明的是，可以將第一源區(qū)202、第一柵介質(zhì)層211、第一柵電極206和第一漏區(qū)214形成的晶體管作為第一層的晶體管。

參考圖11，在所述第二隔離層上形成第二介質(zhì)層216，所述第二介質(zhì)層216覆蓋所述第一漏區(qū)214。

所述第二介質(zhì)層216的材料為氧化硅，第二介質(zhì)層216的形成工藝為化學(xué)氣相沉積。

參考圖12，刻蝕所述第二介質(zhì)層216和第二隔離層，在所述第二介質(zhì)層216和第二隔離層中形成第一通孔217，所述第一通孔217的底部暴露出第一柵電極206的部分表面。

刻蝕所述第二介質(zhì)層216和第二隔離層采用各向異性的干法刻蝕工藝，比如等離子體刻蝕工藝，等離子體刻蝕工藝采用的刻蝕氣體為CF₄、C₂F₆、C₃F₈、C₄F₈、CHF₃、CH₂F₂中的一種或幾種。

參考圖13，在所述第一通孔217(參考圖12)中填充金屬，形成與第一柵電極206電連接的第一插塞218。

所述金屬的材料為W、Cu或Al。

在本發(fā)明的其他實(shí)施例中，在形成第一層的晶體管后，還可以在垂直方向上繼續(xù)形成第二層晶體管、第三層晶體管……第M(M≥3)層晶體管。

請(qǐng)參考圖14～圖16，以在第一層晶體管上形成第二層晶體管作為示例，其中圖14～圖16為在圖11的基礎(chǔ)上進(jìn)行。

參考圖14，在所述第二介質(zhì)層216上形成第二柵電極220。

所述第二柵電極220部分位于第一漏區(qū)214正上方的第二介質(zhì)層216上，部分位于遠(yuǎn)離第一柵電極206一側(cè)的第二介質(zhì)層216上，使得第一柵電極206和第二柵電極220在空間上是相互錯(cuò)位的，在保證形成的第一柵電極206和第二柵電極220占據(jù)的橫向面積較小的同時(shí)，方便后續(xù)在介質(zhì)層中形成與第一柵電極206電連接的第一柵電極以及與第二柵電極220電連接的第二柵電極。

參考圖15，形成覆蓋所述第二介質(zhì)層216表面以及第二柵電極220的側(cè)壁表面的第三介質(zhì)層221。

所述第三介質(zhì)層221的表面與第二柵電極220的表面齊平，便于后續(xù)第三隔離層的形成。

參考圖16，在所述第二柵電極220和第三介質(zhì)層221上形成第三隔離層 (包括第三氮化硅層222和位于第三氮化硅層上的第三氧化硅層223)；刻蝕所述第三隔離層和第二柵電極220以及部分第二介質(zhì)層216，在所述第三隔離層、第二柵電極220和第二介質(zhì)層216中形成暴露出第一漏區(qū)214表面的第二刻蝕孔；在所述第二刻蝕孔的側(cè)壁表面形成第二柵介質(zhì)層231；在第二刻蝕孔中的第二柵介質(zhì)層231之間形成第二溝道材料層230，所述第二溝道材料層230填充滿(mǎn)第二刻蝕孔；在所述第二溝道材料層230頂部表面上形成第二漏區(qū)224。

第一漏區(qū)214、第二溝道材料層230、第二柵介質(zhì)層231、第二柵電極220和第二漏區(qū)224形成的晶體管作為第二層晶體管，所述第一漏區(qū)214作為第二層晶體管的源區(qū)。第二層晶體管與第一層晶體管的類(lèi)型相同，第一層晶體管與第二層晶體管通過(guò)第一漏區(qū)214電連接。

需要說(shuō)明的是，同一層的不同晶體管之間也可以通過(guò)金屬線實(shí)現(xiàn)電連接，不同層的晶體管之間也可以通過(guò)導(dǎo)電插塞電連接。

參考圖17，形成覆蓋所述第三隔離層和第二漏區(qū)224的第四介質(zhì)層225；在第二隔離層、第二介質(zhì)層216、第三介質(zhì)層221、第三隔離層和第四介質(zhì)層中225形成與第一柵電極206連接的第一插塞227；在第四介質(zhì)層225和第三隔離層中形成有第二柵電極220連接的第二插塞228。

在本發(fā)明的其他實(shí)施例中，還可以在第二層晶體管上形成第三層晶體管……第M(M≥3)層晶體管，后續(xù)層晶體管的形成過(guò)程與第二層晶體管的形成過(guò)程類(lèi)似，具體為，還包括：形成覆蓋所述第N(N≥2)漏區(qū)和第N+1(N≥2)隔離層的第N+2(N≥2)介質(zhì)層；在所述第N+2(N≥2)介質(zhì)層上形成第N+1(N≥2)柵電極；形成覆蓋所述第N+2(N≥2)介質(zhì)層表面以及第N+1(N≥2)柵電極側(cè)壁表面的第N+3(N≥2)介質(zhì)層；在所述第N+1(N≥2)柵電極和第N+3(N≥2)介質(zhì)層上形成第N+2(N≥2)隔離層；刻蝕所述第N+1(N≥2)隔離層和第N+1(N≥2)柵電極以及部分第N+2(N≥2)介質(zhì)層，在所述第N+2(N≥2)隔離層、第N+1(N≥2)柵電極和第N+2(N≥2)介質(zhì)層中形成暴露出第N(N≥2)漏區(qū)表面的第N+1(N≥2)刻蝕孔；在所述第N+1(N≥2)刻蝕孔的側(cè)壁表面形成第N+1(N≥2)柵介質(zhì)層；在第N+1(N≥2)刻蝕孔中的第N+1(N≥2)柵介質(zhì)層之間形成第N+1(N≥2) 溝道材料層，所述第N+1(N≥2)溝道材料層填充滿(mǎn)第N+1(N≥2)刻蝕孔；在所述第N+1(N≥2)溝道材料層頂部表面上形成第N+1(N≥2)漏區(qū)。

本發(fā)明實(shí)施例還提供了一種晶體管，請(qǐng)參考圖13，包括：

半導(dǎo)體襯底200，位于所述半導(dǎo)體襯底200內(nèi)的第一源區(qū)202；

覆蓋所述半導(dǎo)體襯底200和第一源區(qū)202表面的第一隔離層(包括第一氧化硅層203和位于第一氧化硅層203上的第一氮化硅層204)；

位于所述第一隔離層上的第一柵電極206，所述第一柵電極206位于第一源區(qū)202上方；

覆蓋所述第一隔離層表面和第一柵電極202側(cè)壁表面的第一介質(zhì)層207；

覆蓋所述第一介質(zhì)層207表面和第一柵電極206頂部表面的第二隔離層(包括第二氮化硅層208和位于第二氮化硅層208表面的第二氧化硅層209)；

位于所述第二隔離層、第一柵電極206和第一隔離層中的第一刻蝕孔，所述第一刻蝕孔底部暴露出有第一源區(qū)202的表面；

位于第一刻蝕孔的兩側(cè)側(cè)壁表面上的第一柵介質(zhì)層211；

位于第一刻蝕孔中的第一柵介質(zhì)層211之間的第一溝道材料層214，所述第一溝道材料層214填充滿(mǎn)第一刻蝕孔；

位于所述第一溝道材料211層頂部表面上的第一漏區(qū)214。

還包括：位于半導(dǎo)體襯底200內(nèi)的第一淺溝槽隔離結(jié)構(gòu)201，所述第一淺溝槽隔離結(jié)構(gòu)201環(huán)繞所述第一源區(qū)202。

覆蓋第一漏區(qū)214和第二隔離層的第二介質(zhì)層216；位于第二介質(zhì)層216和第二隔離層中與第一柵電極206電連接的第一插塞218。

本發(fā)明另一實(shí)施例中，還提供了一種晶體管，請(qǐng)參考圖17，包括：半導(dǎo)體襯底200，位于所述半導(dǎo)體襯底200內(nèi)的第一源區(qū)202；

覆蓋所述半導(dǎo)體襯底200和第一源區(qū)202表面的第一隔離層(包括第一氧化硅層203和位于第一氧化硅層203上的第一氮化硅層204)；

位于所述第一隔離層上的第一柵電極206，所述第一柵電極206位于第一 源區(qū)202上方；

覆蓋所述第一隔離層表面和第一柵電極202側(cè)壁表面的第一介質(zhì)層207；

覆蓋所述第一介質(zhì)層207表面和第一柵電極206頂部表面的第二隔離層(包括第二氮化硅層208和位于第二氮化硅層208表面的第二氧化硅層209)；

位于所述第二隔離層、第一柵電極206和第一隔離層中的第一刻蝕孔，所述第一刻蝕孔底部暴露出有第一源區(qū)202的表面；

位于第一刻蝕孔的兩側(cè)側(cè)壁表面上的第一柵介質(zhì)層211；

位于第一刻蝕孔中的第一柵介質(zhì)層211之間的第一溝道材料層214，所述第一溝道材料層214填充滿(mǎn)第一刻蝕孔；

位于所述第一溝道材料211層頂部表面上的第一漏區(qū)214；

覆蓋所述第一漏區(qū)214和第二隔離層的第二介質(zhì)層216；位于所述第二介質(zhì)層216上的第二柵電極220；覆蓋所述第二介質(zhì)層216表面以及第二柵電極220的側(cè)壁表面的第三介質(zhì)層221；位于所述第二柵電極220和第三介質(zhì)層221上的第三隔離層(包括第三氮化硅層222和位于第三氮化硅層222上的第三氧化硅層223)；位于所述第三隔離層和第二柵電極220以及部分第二介質(zhì)層216中的第二刻蝕孔，第二刻蝕孔暴露出第一漏區(qū)214表面；位于所述第二刻蝕孔的側(cè)壁表面的第二柵介質(zhì)層；位于第二刻蝕孔中的第二柵介質(zhì)層之間的第二溝道材料層，所述第二溝道材料層填充滿(mǎn)第二刻蝕孔；位于所述第二溝道材料層頂部表面上的第二漏區(qū)224。

本發(fā)明的其他實(shí)施例中，還包括：覆蓋所述第N(N≥2)漏區(qū)和第N+1(N≥2)隔離層的第N+2(N≥2)介質(zhì)層；位于所述第N+2(N≥2)介質(zhì)層上的第N+1(N≥2)柵電極；覆蓋所述第N+2(N≥2)介質(zhì)層表面以及第N+1(N≥2)柵電極側(cè)壁表面的第N+3(N≥2)介質(zhì)層；位于所述第N+1(N≥2)柵電極和第N+3(N≥2)介質(zhì)層上的第N+2(N≥2)隔離層；位于所述第N+1(N≥2)隔離層和第N+1(N≥2)柵電極以及部分第N+2(N≥2)介質(zhì)層中暴露出第N(N≥2)漏區(qū)表面的第N+1(N≥2)刻蝕孔；位于所述第N+1(N≥2)刻蝕孔的側(cè)壁表面的第N+1(N≥2)柵介質(zhì)層；位于第N+1(N≥2)刻蝕孔中的第N+1(N≥2)柵介質(zhì)層之間的第N+1(N≥2)溝道材 料層，所述第N+1(N≥2)溝道材料層填充滿(mǎn)第N+1(N≥2)刻蝕孔；位于所述第N+1(N≥2)溝道材料層頂部表面上的第N+1(N≥2)漏區(qū)。

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