本申請案享有以日本專利申請案2015-180505號(申請日：2015年9月14日)為基礎(chǔ)申請案的優(yōu)先權(quán)。本申請案是通過參照該基礎(chǔ)申請案而包含基礎(chǔ)申請案的全部內(nèi)容。

技術(shù)領(lǐng)域

本發(fā)明的實施方式涉及一種半導(dǎo)體裝置的制造方法及半導(dǎo)體裝置。

背景技術(shù)：

作為下一代半導(dǎo)體裝置用的材料，期待SiC(碳化硅)。SiC與Si(硅)相比，具有帶隙為3倍、擊穿電場強度約為10倍、導(dǎo)熱率約為3倍的優(yōu)異的物性。如果有效利用該特性，那么能夠?qū)崿F(xiàn)低損耗且能夠進行高溫動作的半導(dǎo)體裝置。

SiC內(nèi)的雜質(zhì)的擴散系數(shù)與Si相比較小。因此，例如即便在通過離子注入將雜質(zhì)導(dǎo)入到SiC中后進行熱處理，也難以使雜質(zhì)分布大幅地變化。因此，為了利用離子注入而在SiC內(nèi)形成較深的pn結(jié)，必須以較高的加速能量進行離子注入。

然而，加速能量存在裝置構(gòu)成上的極限。另外，較高的加速能量下的離子注入存在耗費較高成本的問題。

技術(shù)實現(xiàn)要素：

本發(fā)明的實施方式提供一種能夠形成較深的pn結(jié)的半導(dǎo)體裝置的制造方法及半導(dǎo)體裝置。

實施方式的半導(dǎo)體裝置的制造方法在＜10-11＞±1度、＜10-1-1＞±1度、＜10-12＞±1度或＜10-1-2＞±1度的方向上將雜質(zhì)離子注入到SiC層。

附圖說明

圖1是第1實施方式的半導(dǎo)體裝置的示意剖視圖。

圖2是第1實施方式的半導(dǎo)體裝置的示意剖視圖。

圖3是第1實施方式的半導(dǎo)體裝置的制造方法中的制造中途的半導(dǎo)體裝置的示意剖視圖。

圖4是第1實施方式的半導(dǎo)體裝置的制造方法中的制造中途的半導(dǎo)體裝置的示意剖視圖。

圖5是第1實施方式的半導(dǎo)體裝置的制造方法中的制造中途的半導(dǎo)體裝置的示意剖視圖。

圖6是第1實施方式的作用及效果的說明圖。

圖7是第1實施方式的作用及效果的說明圖。

圖8是第1實施方式的作用及效果的說明圖。

圖9是第1實施方式的作用及效果的說明圖。

圖10是第1實施方式的作用及效果的說明圖。

圖11是第1實施方式的作用及效果的說明圖。

圖12是第2實施方式的半導(dǎo)體裝置的示意剖視圖。

圖13是第2實施方式的半導(dǎo)體裝置的示意剖視圖。

具體實施方式

以下，一邊參照附圖，一邊對本發(fā)明的實施方式進行說明。此外，在以下的說明中，對于相同或類似的部件等標注相同的符號，對于已經(jīng)說明過一次的部件等適當(dāng)省略其說明。

另外，在以下的說明中，n⁺、n、n^-及p⁺、p、p^-的表述表示各導(dǎo)電型中的雜質(zhì)濃度的相對高低。也就是說n⁺表示n型的雜質(zhì)濃度相對高于n，n^-表示n型的雜質(zhì)濃度相對低于n。另外，p⁺表示p型的雜質(zhì)濃度相對高于p，p^-表示p型的雜質(zhì)濃度相對低于p。此外，也存在將n⁺型、n^-型簡記為n型且將p⁺型、p^-型簡記為p型的情況。

(第1實施方式)

本實施方式的半導(dǎo)體裝置的制造方法在＜10-11＞±1度、＜10-1-1＞±1度、＜10-12＞±1度或＜10-1-2＞±1度的方向上將雜質(zhì)離子注入到SiC層。另外，本實施方式的半導(dǎo)體裝置的制造方法在＜0001＞±1度或＜000-1＞±1度的方向上將鋁離子注入到SiC層。

本實施方式的半導(dǎo)體裝置具備：元件區(qū)域，為具有第1面與第2面的SiC層的一部分；終端區(qū)域，為SiC層的一部分，且包圍元件區(qū)域；第1電極；第2電極，與第1電 極之間夾著SiC層；第1導(dǎo)電型的第1SiC區(qū)域，設(shè)置在SiC層內(nèi)；第2導(dǎo)電型的第2SiC區(qū)域，設(shè)置在終端區(qū)域內(nèi)的第1SiC區(qū)域與第1面之間，與第1電極電連接，且包圍元件區(qū)域；及第2導(dǎo)電型的第3SiC區(qū)域，設(shè)置在第2SiC區(qū)域與第2面之間，并將第1SiC區(qū)域的一部分夾在第2面?zhèn)鹊慕遣颗c第2SiC區(qū)域之間。

圖1是本實施方式的半導(dǎo)體裝置的示意剖視圖。本實施方式的半導(dǎo)體裝置為使用有SiC(碳化硅)的溝槽柵極型的縱型MOSFET(Metal-Oxide-Semiconductor Field Effect，金屬氧化物半導(dǎo)體場效應(yīng)晶體管)100。MOSFET100具備超級結(jié)結(jié)構(gòu)(以下也稱為“SJ結(jié)構(gòu)”)。

SJ結(jié)構(gòu)是將p型(或者n型)半導(dǎo)體區(qū)域埋入到n型(或者p型)半導(dǎo)體區(qū)域而使n型區(qū)域與p型區(qū)域交替排列的結(jié)構(gòu)。通過使n型區(qū)域與p型區(qū)域耗盡而實現(xiàn)較高的耐受電壓。同時，能夠通過使電流流過高雜質(zhì)濃度區(qū)域而實現(xiàn)較低的接通電阻。以下，以第1導(dǎo)電型為n型、第2導(dǎo)電型為p型的情況為例進行說明。

MOSFET100的SiC層具備元件區(qū)域以及包圍元件區(qū)域的終端區(qū)域。元件區(qū)域在MOSFET100的接通動作時主要作為供電流流過的區(qū)域發(fā)揮功能。終端區(qū)域具備在MOSFET100的斷開動作時緩和施加到元件區(qū)域端部的電場強度而提高MOSFET100的元件耐受電壓的終端結(jié)構(gòu)。圖1是包含MOSFET100的元件區(qū)域的剖視圖。

MOSFET100具備SiC層10、源極電極(第1電極)12、漏極電極(第2電極)14、柵極絕緣膜16、柵極電極18、層間絕緣膜20、以及溝槽40。SiC層10內(nèi)具備n⁺型的漏極區(qū)域22、n^-型的第1漂移區(qū)域24、n^-型的第2漂移區(qū)域(第1SiC區(qū)域)26、p^-型的低濃度支柱區(qū)域(第4SiC區(qū)域)28、p⁺型的高濃度支柱區(qū)域30、p型的主體區(qū)域、n⁺型的源極區(qū)域34、p⁺型的接觸區(qū)域36、p^-型的降低表面電場(resurf)區(qū)域(第2SiC區(qū)域)42、以及端部區(qū)域(第3SiC區(qū)域)44。低濃度支柱區(qū)域28相當(dāng)于SJ結(jié)構(gòu)的p型區(qū)域，第2漂移區(qū)域26相當(dāng)于n型區(qū)域。

SiC層10為單晶的SiC。SiC層10例如為4H-SiC。

SiC層10具備第1面與第2面。以下，也將第1面稱為正面，將第2面稱為背面。此外，以下，所謂“深度”，意指將第1面作為基準的深度。

第1面例如為相對于(0001)面傾斜0度以上且8度以下的面。另外，第2面例如為相對于(000-1)面傾斜0度以上且8度以下的面。(0001)面稱為硅面。(000-1)面稱為碳面。

n⁺型的漏極區(qū)域22設(shè)置在SiC層10的背面。漏極區(qū)域22例如包含氮(N)作為n型雜質(zhì)。漏極區(qū)域22的n型雜質(zhì)的雜質(zhì)濃度例如為1×10¹⁸cm^-3以上且1×10²¹cm^-3以下。

n^-型的第1漂移區(qū)域24設(shè)置在漏極區(qū)域22上。第1漂移區(qū)域24設(shè)置在第2漂移區(qū) 域26與SiC層10的背面之間。

第1漂移區(qū)域24例如包含氮(N)作為n型雜質(zhì)。第1漂移區(qū)域24的n型雜質(zhì)的雜質(zhì)濃度低于第2漂移區(qū)域26的n型雜質(zhì)的雜質(zhì)濃度。第1漂移區(qū)域24的n型雜質(zhì)的雜質(zhì)濃度例如為4×10¹⁴cm^-3以上且6×10¹⁶cm^-3以下。第1漂移區(qū)域24的厚度例如為0.1μm以上且150μm以下。

n^-型的第2漂移區(qū)域26設(shè)置在第1漂移區(qū)域24上。

第2漂移區(qū)域26例如包含氮(N)作為n型雜質(zhì)。第2漂移區(qū)域26的n型雜質(zhì)的雜質(zhì)濃度例如為5×10¹⁶cm^-3以上且5×10¹⁷cm^-3以下。第2漂移區(qū)域26的厚度例如為3μm以上且10μm以下。

p^-型的低濃度支柱區(qū)域28設(shè)置在第2漂移區(qū)域26內(nèi)。低濃度支柱區(qū)域28例如包含鋁(Al)作為p型雜質(zhì)。低濃度支柱區(qū)域28的p型雜質(zhì)的雜質(zhì)濃度例如為1×10¹⁶cm^-3以上且1×10¹⁸cm^-3以下。

低濃度支柱區(qū)域28的深度例如為2μm以上且10μm以下。低濃度支柱區(qū)域28的寬度例如為0.5μm以上且2.5μm以下。

p⁺型的高濃度支柱區(qū)域30設(shè)置在低濃度支柱區(qū)域28與SiC層10的正面之間。高濃度支柱區(qū)域30與低濃度支柱區(qū)域28接觸而設(shè)置。

高濃度支柱區(qū)域30例如包含鋁(Al)作為p型雜質(zhì)。高濃度支柱區(qū)域的p型雜質(zhì)的雜質(zhì)濃度高于低濃度支柱區(qū)域28的p型雜質(zhì)的雜質(zhì)濃度。高濃度支柱區(qū)域30的p型雜質(zhì)的雜質(zhì)濃度例如為1×10¹⁸cm^-3以上且1×10²⁰cm^-3以下。

高濃度支柱區(qū)域30的深度比溝槽40的深度深。高濃度支柱區(qū)域30的深度例如為1μm以上且3μm以下。高濃度支柱區(qū)域30的寬度例如為0.5μm以上且2.5μm以下。

p型的主體區(qū)域32設(shè)置在第2漂移區(qū)域26與SiC層10的正面之間。主體區(qū)域32設(shè)置在高濃度支柱區(qū)域30與柵極電極18之間。主體區(qū)域32是作為MOSFET100的信道區(qū)域而發(fā)揮功能。

主體區(qū)域32例如包含鋁(Al)作為p型雜質(zhì)。主體區(qū)域32的p型雜質(zhì)的雜質(zhì)濃度低于高濃度支柱區(qū)域30的p型雜質(zhì)的雜質(zhì)濃度。主體區(qū)域32的p型雜質(zhì)的雜質(zhì)濃度例如為1×10¹⁷cm^-3以上且5×10¹⁸cm^-3以下。主體區(qū)域32的深度例如為0.3μm以上且0.8μm以下。

n⁺型的源極區(qū)域34設(shè)置在主體區(qū)域32與SiC層10的正面之間。源極區(qū)域34的至少一部分設(shè)置在SiC層10的正面。

源極區(qū)域34例如包含氮(N)作為n型雜質(zhì)。源極區(qū)域34的n型雜質(zhì)的雜質(zhì)濃度例 如為1×10¹⁹cm^-3以上且1×10²¹cm^-3以下。源極區(qū)域34的深度比主體區(qū)域32的深度淺，例如為0.1μm以上且0.4μm以下。

p⁺型的接觸區(qū)域36設(shè)置在高濃度支柱區(qū)域30與SiC層10的正面之間。接觸區(qū)域36例如與高濃度支柱區(qū)域30接觸地設(shè)置。接觸區(qū)域36與源極區(qū)域34接觸地設(shè)置。

接觸區(qū)域36例如包含鋁(Al)作為p型雜質(zhì)。接觸區(qū)域36的p型雜質(zhì)的雜質(zhì)濃度例如為1×10¹⁹cm^-3以上且1×10²¹cm^-3以下。

接觸區(qū)域36的深度比主體區(qū)域32的深度淺，例如為0.1μm以上且0.4μm以下。

柵極電極18設(shè)置在形成于SiC層10的溝槽40內(nèi)。柵極電極18設(shè)置在柵極絕緣膜16上。

柵極電極18為導(dǎo)電層。柵極電極18例如為包含p型雜質(zhì)或n型雜質(zhì)的多晶質(zhì)硅。

柵極絕緣膜16設(shè)置在溝槽40內(nèi)。溝槽40的深度比高濃度支柱區(qū)域的深度淺。

柵極絕緣膜16例如為硅氧化膜。柵極絕緣膜16例如能夠應(yīng)用High-k絕緣膜(高介電常數(shù)絕緣膜)。

層間絕緣膜20設(shè)置在柵極電極18上。層間絕緣膜20例如為硅氧化膜。

源極電極12設(shè)置在SiC層10的正面。源極電極12電連接于源極區(qū)域34、接觸區(qū)域36、高濃度支柱區(qū)域30。源極電極12與源極區(qū)域34及接觸區(qū)域36接觸。

源極電極12包含金屬。形成源極電極12的金屬例如為鈦(Ti)與鋁(Al)的積層結(jié)構(gòu)。源極電極12也可包含與SiC層10接觸的金屬硅化物或金屬碳化物。

漏極電極14設(shè)置在SiC層10的背面。漏極電極14與漏極區(qū)域22電連接。

漏極電極14例如為金屬或金屬半導(dǎo)體化合物。漏極電極14為鈦(Ti)、鎳(Ni)、銀(Ag)、金(Au)等的積層結(jié)構(gòu)。也可包含與SiC層10接觸的金屬硅化物或金屬碳化物。

圖2是本實施方式的半導(dǎo)體裝置的示意剖視圖。圖2是包含MOSFET100的終端區(qū)域的示意剖視圖。圖2是表示與圖1的剖視圖垂直的方向的低濃度支柱區(qū)域28的端部的剖視圖。

在MOSFET100的終端區(qū)域設(shè)置著p^-型的降低表面電場區(qū)域42與p^-型的端部區(qū)域44。p^-型的降低表面電場區(qū)域42與p^-型的端部區(qū)域44為MOSFET100的終端結(jié)構(gòu)。

p^-型的降低表面電場區(qū)域42設(shè)置在n^-型的第2漂移區(qū)域26與SiC層10的正面之間。降低表面電場區(qū)域42與SiC層10的正面接觸地設(shè)置。降低表面電場區(qū)域42與主體區(qū)域32接觸。在降低表面電場區(qū)域42上設(shè)置著層間絕緣膜20。

降低表面電場區(qū)域42包圍MOSFET100的元件區(qū)域而設(shè)置成環(huán)狀。降低表面電場區(qū)域42與p型的主體區(qū)域32接觸地設(shè)置。降低表面電場區(qū)域42具有在MOSFET100 的斷開動作時緩和施加到元件區(qū)域的終端部的高電場而提高MOSFET100的耐受電壓的功能。

降低表面電場區(qū)域42例如包含鋁(Al)作為p型雜質(zhì)。降低表面電場區(qū)域42的p型雜質(zhì)的雜質(zhì)濃度低于主體區(qū)域32的p型雜質(zhì)的雜質(zhì)濃度。降低表面電場區(qū)域42的p型雜質(zhì)的雜質(zhì)濃度例如為1×10¹⁶cm^-3以上且5×10¹⁷cm^-3以下。降低表面電場區(qū)域42的深度例如為0.3μm以上且0.6μm以下。

p^-型的端部區(qū)域44設(shè)置在n^-型的第2漂移區(qū)域26內(nèi)。端部區(qū)域44與低濃度支柱區(qū)域28接觸地設(shè)置。

端部區(qū)域44將第2漂移區(qū)域26夾在SiC層10的背面?zhèn)鹊慕遣?6與降低表面電場區(qū)域42之間。SiC層10的背面?zhèn)鹊亩瞬?底部)與n^-型的第2漂移區(qū)域26的邊界呈銳角。換句話說，端部區(qū)域44在從SiC層10的正面朝向背面的方向上寬度變寬。另外，換句話說，端部區(qū)域44的底面與側(cè)面相交的角部46具有銳角。銳角例如為80度以下。

另外，端部區(qū)域44的SiC層10的背面?zhèn)鹊亩瞬?底部)與低濃度支柱區(qū)域28的邊界成為銳角。

端部區(qū)域44例如包含鋁(Al)作為p型雜質(zhì)。端部區(qū)域44的p型雜質(zhì)的雜質(zhì)濃度低于低濃度支柱區(qū)域28的p型雜質(zhì)的雜質(zhì)濃度。端部區(qū)域44的p型雜質(zhì)的雜質(zhì)濃度例如為5×10¹⁵cm^-3以上且5×10¹⁷cm^-3以下。

此外，SiC層10中的各區(qū)域的雜質(zhì)濃度例如能夠通過二次離子質(zhì)譜法(Secondary Ion Mass Spectrometry：SIMS)進行測定。另外，SiC層10中的各區(qū)域的寬度、形狀、深度例如能夠使用掃描式靜電電容顯微術(shù)(Scanning Capacitance Microscopy：SCM)進行測定。另外，SiC層10中的各區(qū)域的雜質(zhì)濃度的大小例如能夠利用SCM(Scanning Capacitance Microscopy，掃描電容顯微術(shù))進行判定。

接下來，對本實施方式的MOSFET100的制造方法進行說明。主要對端部區(qū)域44、低濃度支柱區(qū)域28、高濃度支柱區(qū)域30、源極區(qū)域34的制造方法進行說明。

圖3、圖4、圖5是在本實施方式的半導(dǎo)體裝置的制造方法中表示制造中途的半導(dǎo)體裝置的示意剖視圖。

在n⁺型的漏極區(qū)域22上通過外延生長形成n^-型的第1漂移區(qū)域24及n^-型的第2漂移區(qū)域26。形成SiC層10。

接下來，在第2漂移區(qū)域26的正面上形成掩模材50。掩模材50例如是利用CVD(Chemical Vapor Deposition，化學(xué)氣相沉積)法而形成的硅氧化膜。

接下來，以掩模材50為掩模進行將作為p型雜質(zhì)的鋁(Al)離子注入到第2漂移區(qū)域 26的第1離子注入(圖3)。

鋁的離子注入是通過離子的注入方向相對于SiC層10的正面傾斜的傾斜離子注入進行。通過離子注入鋁而在第2漂移區(qū)域26內(nèi)形成p型區(qū)域52。p型區(qū)域52的SiC層10的背面?zhèn)鹊亩瞬?底部)與n^-型的第2漂移區(qū)域26的邊界成為與第1離子注入的相對于第1面的傾斜角對應(yīng)的傾斜角θ1的鈍角。

接下來，以掩模材50為掩模進行將作為p型雜質(zhì)的鋁(Al)離子注入到第2漂移區(qū)域26的第2離子注入(圖4)。此時，通過傾斜方向與第1離子注入成為相反的傾斜離子注入進行。鋁的離子可為1價、2價或3價。

p型區(qū)域52與鋁的注入重疊的區(qū)域成為低濃度支柱區(qū)域28。另一方面，p型區(qū)域52與鋁的注入未重疊的區(qū)域成為端部區(qū)域44。端部區(qū)域44的SiC層10的背面?zhèn)鹊亩瞬?底部)與n^-型的第2漂移區(qū)域26的邊界成為與離子注入的相對于第1面的傾斜角對應(yīng)的傾斜角θ2的銳角。傾斜角θ2例如為80度以下。

端部區(qū)域44的鋁的雜質(zhì)濃度成為低濃度支柱區(qū)域28的1/2(二分之一)。換句話說，低濃度支柱區(qū)域28的鋁的雜質(zhì)濃度成為端部區(qū)域44的2倍。

關(guān)于第1及第2離子注入，在＜10-1-1＞±1度或＜10-1-2＞±1度的方向上對SiC層10進行離子注入。此處，＜10-1-1＞方向表示在結(jié)晶結(jié)構(gòu)上與[10-1-1]方向等價的方向。另外，＜10-1-2＞方向表示在結(jié)晶結(jié)構(gòu)上與[10-1-2]方向等價的方向。

＜10-1-1＞方向是在包含a軸與c軸的面內(nèi)相對于c軸大約傾斜17度的方向。另外，＜10-1-2＞方向是在包含a軸與c軸的面內(nèi)相對于c軸大約傾斜8.7度的方向。

在本實施方式中，例如圖4的截面為與a軸及c軸垂直的截面。在本實施方式中，低濃度支柱區(qū)域28及柵極電極18沿a軸方向延伸。

之后，將掩模材50剝離，并以另一掩模材為掩模離子注入鋁(Al)而形成p⁺型的高濃度支柱區(qū)域30。

鋁的離子注入是通過離子的注入方向相對于SiC層10的正面傾斜的傾斜離子注入進行。鋁的離子可為1價、2價或3價。

關(guān)于離子注入，在＜000-1＞±1度的方向上對SiC層10進行離子注入。＜000-1＞方向是與c軸平行的方向。

之后，將掩模材剝離，并以另一掩模材為掩模離子注入鋁(Al)而形成p型的主體區(qū)域32。

之后，將掩模材剝離，并以另一掩模材為掩模離子注入氮(N)而形成n⁺型的源極區(qū)域34。

氮的離子注入是通過離子的注入方向相對于SiC層10的正面傾斜的傾斜離子注入進行。

關(guān)于離子注入，在＜10-1-1＞±1度或＜10-1-2＞±1度的方向上對SiC層進行離子注入。＜10-1-1＞方向是在包含a軸與c軸的面內(nèi)相對于c軸大約傾斜17度的方向。另外，＜10-1-2＞方向是在包含a軸與c軸的面內(nèi)相對于c軸大約傾斜8.7度的方向。

之后，將掩模材剝離，并以另一掩模材為掩模離子注入鋁(Al)而形成p⁺型的接觸區(qū)域36。

之后，將掩模材剝離，并以另一掩模材為掩模離子注入鋁(Al)而形成p^-型的降低表面電場區(qū)域42。

之后，通過公知的工藝形成溝槽40、柵極絕緣膜16、柵極電極18、層間絕緣膜20、源極電極12、及漏極電極14而制造MOSFET100。

以下，對本實施方式的半導(dǎo)體裝置的制造方法及半導(dǎo)體裝置的作用及效果進行說明。

圖6是本實施方式的作用及效果的說明圖。圖6是向SiC層中離子注入了鋁的情況時的深度方向的雜質(zhì)分布。SiC層的正面為c面、也就是相對于(0001)面具有4度的偏離角的面。SiC層為4H-SiC。

以500keV的加速能量離子注入鋁的離子。對離子的注入方向為＜000-1＞+4度的方向、也就是相對于c軸傾斜4度的方向的情況，與為＜10-1-1＞方向、也就是在包含a軸與c軸的面內(nèi)相對于c軸大約傾斜17度的方向的情況進行比較。

根據(jù)圖6明確，在＜10-1-1＞方向的情況下，相對于＜000-1＞+4度的方向，能夠以相同的加速能量將鋁注入到2倍至3倍左右的深度為止。

圖7是本實施方式的作用及效果的說明圖。圖7是向SiC層中離子注入了鋁的情況時的深度方向的雜質(zhì)分布。SiC層的正面為c面、也就是相對于(0001)面具有4度的偏離角的面。SiC層為4H-SiC。

以350keV的加速能量離子注入鋁的離子。對離子的注入方向為＜000-1＞+4度的方向、也就是相對于c軸傾斜4度的方向的情況，與為＜000-1＞方向、也就是與c軸平行的方向的情況進行比較。SiC層為4H-SiC。

根據(jù)圖7明確，在＜000-1＞的方向的情況下，相對于＜000-1＞+4度的方向，能夠以相同的加速能量將鋁注入到2倍以上的深度為止。

圖8是本實施方式的作用及效果的說明圖。圖8是向SiC層中離子注入了氮的情況時的深度方向的雜質(zhì)分布。SiC層的正面為c面、也就是相對于(0001)面具有4度的偏離 角的面。SiC層為4H-SiC。

以680keV的加速能量離子注入氮的離子。對離子的注入方向為＜000-1＞+4度的方向、也就是相對于c軸傾斜4度的方向的情況，與為＜10-1-1＞方向、也就是在包含a軸與c軸的面內(nèi)相對于c軸大約傾斜17度的方向的情況進行比較。

根據(jù)圖8明確，在＜10-1-1＞方向的情況下，相對于＜000-1＞+4度的方向，能夠以相同的加速能量將氮注入到1.5倍左右的深度為止。

圖9、圖10、圖11是本實施方式的作用及效果的說明圖。圖9、圖10、圖11是表示從特定方向觀察SiC的結(jié)晶結(jié)構(gòu)的情況時的硅(Si)原子與碳(C)原子的配置的圖。圖9、圖10、圖11使用作為三維繪圖軟件的VESTA3(K.Momma and F.Izumi，“VESTA 3 for three-dimmensional visualization of crystal,volumetric and morphology data(用于晶體的三維可視化的VESTA 3，體積和形態(tài)學(xué)數(shù)據(jù)),”J.Appl.Crystallogr(應(yīng)用結(jié)晶學(xué)雜志).，44，1272-1276(2011).)。

圖9是在＜000-1＞+4度的方向、也就是相對于c軸傾斜4度的方向上觀察4H-SiC的結(jié)晶結(jié)構(gòu)的情況。硅原子與碳原子無間隙地緊密地重疊。

圖10是在＜10-1-1＞的方向、也就是在包含a軸與c軸的面內(nèi)相對于c軸大約傾斜17度的方向上觀察4H-SiC的結(jié)晶結(jié)構(gòu)的情況。存在硅原子與碳原子的間隙大幅打開的區(qū)域。

圖11是在＜000-1＞的方向、也就是與c軸平行的方向上觀察4H-SiC的結(jié)晶結(jié)構(gòu)的情況。存在硅原子與碳原子的間隙大幅打開的區(qū)域。

根據(jù)以上認為：在沿＜10-1-1＞的方向及＜000-1＞的方向?qū)㈦s質(zhì)離子注入到SiC層中的情況下將雜質(zhì)注入到SiC層中的較深的位置的原因在于，產(chǎn)生使雜質(zhì)通過硅原子與碳原子的間隙的信道效應(yīng)。因此，能夠在SiC層中形成較深的pn結(jié)。

只要離子注入的方向處于＜10-1-1＞±1度的范圍內(nèi)，便可獲得信道效應(yīng)。為了充分地獲得信道效應(yīng)，理想的是處于＜10-1-1＞±0.5度的范圍內(nèi)。

硅原子與碳原子的表觀上的排列在＜10-11＞方向的情況下也與＜10-1-1＞方向的情況時相同。因此，在＜10-11＞方向的情況下也可獲得與＜10-1-1＞方向的情況相同的效果。

另外，只要離子注入的方向處于＜000-1＞±1度的范圍內(nèi)，便可獲得信道效應(yīng)。為了充分地獲得信道效應(yīng)，理想的是處于＜000-1＞±0.5度的范圍內(nèi)。

硅原子與碳原子的表觀上的排列在＜0001＞方向的情況下也與＜000-1＞方向的情況時相同。因此，在＜0001＞方向的情況下也可獲得與＜000-1＞方向的情況相同的效果。

另外，于在＜10-12＞的方向及＜10-1-2＞的方向、也就是在包含a軸與c軸的面內(nèi)相對于c軸大約傾斜8.7度的方向上觀察4H-SiC的結(jié)晶結(jié)構(gòu)的情況下，也存在硅原子與碳原子的間隙大幅打開的區(qū)域。因此，在＜10-12＞±1度或＜10-1-2＞±1度的方向上離子注入雜質(zhì)的情況下也會產(chǎn)生信道效應(yīng)。為了充分地獲得信道效應(yīng)，理想的是處于＜10-12＞±0.5度或＜10-1-2＞±0.5度的范圍內(nèi)。

在c軸長度比4H-SiC長的6H-SiC的情況下，如果在＜10-11＞±1度、＜10-1-1＞±1度、＜10-12＞±1度、＜10-1-2＞±1度、＜0001＞±1度或＜000-1＞±1度的方向上進行離子注入，那么也會與4H-SiC同樣地產(chǎn)生信道效應(yīng)，從而可獲得與4H-SiC的情況相同的效果。

此外，在6H-SiC的情況下，＜10-11＞方向、及＜10-1-1＞方向是在包含a軸與c軸的面內(nèi)相對于c軸大約傾斜11.5度的方向。另外，＜10-12＞方向、及＜10-1-2＞方向是在包含a軸與c軸的面內(nèi)相對于c軸大約傾斜5.8度的方向。

在本實施方式的制造方法中，是在形成p^-型的低濃度支柱區(qū)域28及端部區(qū)域44時，在＜10-1-1＞±1度或＜10-1-2＞±1度的方向上對SiC層10進行鋁的離子注入。因此，能夠以較低的加速能量形成較深的pn結(jié)。

另外，在本實施方式的制造方法中，是在形成p⁺型的高濃度支柱區(qū)域30時，在＜000-1＞±1度的方向上對SiC層10進行鋁的離子注入。因此，能夠以較低的加速能量形成較深的pn結(jié)。

另外，在本實施方式的制造方法中，是在形成n⁺型的源極區(qū)域34時，在＜10-1-1＞±1度或＜10-1-2＞±1度的方向上對SiC層10進行氮的離子注入。因此，能夠以較低的加速能量形成pn結(jié)。

在如本實施方式的溝槽柵極型的MOSFET100中，與平面結(jié)構(gòu)的MOSFET相比，能夠?qū)崿F(xiàn)微細化，并能夠提高信道密度。因此，降低MOSFET的接通電阻。當(dāng)然，溝槽底部的電場集中所導(dǎo)致的柵極絕緣膜的破損會成為問題。

在本實施方式的MOSFET100中，在溝槽40的兩側(cè)設(shè)置比溝槽40深的p⁺型的高濃度支柱區(qū)域30。利用從p⁺型的高濃度支柱區(qū)域30向n^-型的第2漂移區(qū)域26延伸的耗盡層來緩和電場向溝槽40底部的柵極絕緣膜16集中。因此，溝槽底部的電場集中所導(dǎo)致的柵極絕緣膜的破損得以抑制。

另外，在本實施方式的MOSFET100中，通過采用SJ結(jié)構(gòu)抑制耐受電壓的劣化。

因此，根據(jù)MOSFET100，能夠抑制柵極絕緣膜16的破損，并能夠抑制接通電阻的增大及耐受電壓的劣化。

而且，在本實施方式中，如圖2所示，在終端區(qū)域設(shè)置底部向第2漂移區(qū)域24側(cè)突出的端部區(qū)域44。通過設(shè)置端部區(qū)域44來緩和終端區(qū)域中的電場集中。也可通過形成p^-型的低濃度支柱區(qū)域28與雜質(zhì)濃度為一半的端部區(qū)域44的結(jié)構(gòu)來緩和終端區(qū)域中的電場集中。因此，MOSFET100的耐受電壓提高。

另外，例如在通過只進行一次傾斜離子注入來形成端部區(qū)域44的情況下，端部區(qū)域44成為平行四邊形的形狀。換句話說，端部區(qū)域44的底部的一個角部成為銳角，另一個成為鈍角。在此情況下，耐受電壓產(chǎn)生失衡而欠優(yōu)選。在本實施方式中，將端部區(qū)域44的底部的兩個角部設(shè)為銳角。因此，耐受電壓不會產(chǎn)生失衡，從而能夠?qū)崿F(xiàn)提高了耐受電壓的MOSFET100。

此外，就緩和電場集中的觀點而言，更理想為端部區(qū)域44的角部46為80度以下的銳角。

以上，根據(jù)本實施方式的MOSFET100的制造方法，通過選擇適當(dāng)?shù)碾x子注入的方向而容易形成包含較深的pn結(jié)的pn結(jié)。另外，根據(jù)本實施方式的MOSFET100，通過將端部區(qū)域44設(shè)置在終端區(qū)域而耐受電壓提高。

(第2實施方式)

本實施方式的半導(dǎo)體裝置的制造方法在使用傾斜離子注入形成MOSFET的主體區(qū)域的方面及MOSFET并非溝槽柵極型而是平面柵極型的方面與第1實施方式不同。以下，對于與第1實施方式重復(fù)的內(nèi)容省略記述。

圖12、圖13是本實施方式的半導(dǎo)體裝置的示意剖視圖。圖12是與柵極電極的延伸方向垂直的剖視圖。圖13是與柵極電極的延伸方向平行且包含主體區(qū)域的剖視圖。本實施方式的半導(dǎo)體裝置是使用SiC(碳化硅)的平面柵極型的縱型MOSFET200。以下，以第1導(dǎo)電型為n型、第2導(dǎo)電型為p型的情況為例進行說明。

MOSFET200具備SiC層10、源極電極(第1電極)12、漏極電極(第2電極)14、柵極絕緣膜16、柵極電極18、層間絕緣膜20、以及場絕緣膜21。SiC層10內(nèi)具備n⁺型的漏極區(qū)域22、漂移區(qū)域(第1SiC區(qū)域)27、p型的主體區(qū)域32、n⁺型的源極區(qū)域34、p^-型的降低表面電場區(qū)域(第2SiC區(qū)域)42、端部區(qū)域(第3SiC區(qū)域)44、n型區(qū)域54、以及p⁺型的接觸區(qū)域56。

在MOSFET200的元件區(qū)域設(shè)置著n型區(qū)域54。n型區(qū)域54設(shè)置在n^-型的漂移區(qū)域27與SiC層10的正面之間。n型區(qū)域54設(shè)置在p型的主體區(qū)域32之間。n型區(qū)域54具有降低接通電阻的功能。

n型區(qū)域54例如含有氮(N)作為n型雜質(zhì)。

在MOSFET200的終端區(qū)域設(shè)置著p^-型的降低表面電場區(qū)域42與p^-型的端部區(qū)域44。p^-型的降低表面電場區(qū)域42與p^-型的端部區(qū)域44為MOSFET200的終端結(jié)構(gòu)。

p^-型的降低表面電場區(qū)域42設(shè)置在n^-型的漂移區(qū)域27內(nèi)。p^-型的降低表面電場區(qū)域42設(shè)置在n^-型的漂移區(qū)域27與SiC層10的正面之間。降低表面電場區(qū)域42與SiC層10的正面接觸地設(shè)置。降低表面電場區(qū)域42與主體區(qū)域32接觸。在降低表面電場區(qū)域42上設(shè)置著場絕緣膜21。

降低表面電場區(qū)域42包圍MOSFET200的元件區(qū)域而設(shè)置成環(huán)狀。降低表面電場區(qū)域42與p型的主體區(qū)域32接觸地設(shè)置。降低表面電場區(qū)域42具有在MOSFET200的斷開動作時緩和施加到元件區(qū)域的終端部的高電場而提高MOSFET200的耐受電壓的功能。

降低表面電場區(qū)域42例如包含鋁(Al)作為p型雜質(zhì)。降低表面電場區(qū)域42的p型雜質(zhì)的雜質(zhì)濃度例如低于主體區(qū)域32的p型雜質(zhì)的雜質(zhì)濃度。降低表面電場區(qū)域42的p型雜質(zhì)的雜質(zhì)濃度例如為1×10¹⁶cm^-3以上且5×10¹⁷cm^-3以下。降低表面電場區(qū)域42的深度例如為0.3μm以上且0.6μm以下。

p^-型的端部區(qū)域44設(shè)置在n^-型的漂移區(qū)域27內(nèi)。

端部區(qū)域44將漂移區(qū)域27夾在SiC層10的背面?zhèn)鹊慕遣?6與降低表面電場區(qū)域42之間。SiC層10的背面?zhèn)鹊亩瞬?底部)與n^-型的漂移區(qū)域27的邊界呈銳角。換句話說，端部區(qū)域44在從SiC層10的正面朝向背面的方向上寬度變寬。另外，換句話說，端部區(qū)域44的底面與側(cè)面相交的角部46具有銳角。銳角例如為80度以下。

另外，SiC層10的背面?zhèn)鹊亩瞬?底部)與主體區(qū)域32的邊界成為銳角。

端部區(qū)域44例如包含鋁(Al)作為p型雜質(zhì)。端部區(qū)域44的p型雜質(zhì)的雜質(zhì)濃度低于主體區(qū)域32的p型雜質(zhì)的雜質(zhì)濃度。端部區(qū)域44的p型雜質(zhì)的雜質(zhì)濃度例如為5×10¹⁶cm^-3以上且2.5×10¹⁸cm^-3以下。

主體區(qū)域32及端部區(qū)域44的形成是通過鋁的離子注入而進行。通過離子的注入方向相對于SiC層10的正面傾斜的2次傾斜離子注入進行。通過第1離子注入及傾斜方向與第1離子注入成為相反的傾斜離子注入進行。

第1離子注入與第2離子注入重疊的區(qū)域成為主體區(qū)域32。另一方面，第1離子注入與第2離子注入未重疊的區(qū)域成為端部區(qū)域44。

端部區(qū)域44的鋁的雜質(zhì)濃度成為主體區(qū)域32的1/2。換句話說，主體區(qū)域32的鋁的雜質(zhì)濃度成為端部區(qū)域44的2倍。

關(guān)于第1及第2離子注入，例如是在＜10-1-1＞±1度或＜10-1-2＞±1度的方向上 對SiC層10進行離子注入。

n型區(qū)域54的形成是通過氮(N)的離子注入而進行。例如是通過在＜10-1-1＞±1度或＜10-1-2＞±1度的方向上將氮離子注入到SiC層10而形成。

根據(jù)本實施方式的MOSFET200的制造方法，與第1實施方式同樣，通過選擇適當(dāng)?shù)碾x子注入的方向而容易形成包含較深的pn結(jié)的pn結(jié)。另外，根據(jù)本實施方式的MOSFET200，與第1實施方式同樣，通過將端部區(qū)域44設(shè)置在終端區(qū)域而耐受電壓提高。

在第1及第2實施方式中，以SiC層10的正面為相對于(0001)面具有偏離角的面為例進行了說明，但SiC層10的正面也能夠應(yīng)用其他面。

在第1及第2實施方式中，以第1導(dǎo)電型為n型、第2導(dǎo)電型為p型的情況為例進行了說明，但也能夠?qū)⒌?導(dǎo)電型設(shè)為p型，將第2導(dǎo)電型設(shè)為n型。

在第1及第2實施方式中，例示了鋁(Al)作為p型雜質(zhì)，但也能夠使用硼(B)。另外，例示了氮(N)作為n型雜質(zhì)，但也能夠應(yīng)用磷(P)、砷(As)、銻(Sb)等。另外，進行離子注入的雜質(zhì)的離子的價數(shù)能夠適當(dāng)選擇。

在第1及第2實施方式中，以MOSFET為例進行了說明，但本發(fā)明也能夠應(yīng)用于PiN(positive-intrinsic-negative，正-本征-負)二極管、SBD(Schottky Barrier Diode，肖特基勢壘二極管)、JBS(Junction Barrier Schottky Diode，結(jié)型勢壘肖特基二極管)、MPS(Merged PiN Schottky Diode，混合PiN肖特基二極管)、IGBT(Insulated Gate Bipolar Transistor，絕緣柵雙極性晶體管)等其他SiC裝置。

已對本發(fā)明的若干實施方式進行了說明，但這些實施方式是作為例示而提出的，并非意圖限定發(fā)明的范圍。這些新穎的實施方式能以其他各種方式實施，且能夠在不脫離發(fā)明主旨的范圍內(nèi)進行各種省略、替換、變更。這些實施方式或其變化包含在發(fā)明的范圍或主旨中，并且包含在權(quán)利要求書所記載的發(fā)明及其均等的范圍內(nèi)。