本披露總體上涉及用于在半導(dǎo)體襯底上構(gòu)建的全環(huán)柵晶體管器件的各種幾何結(jié)構(gòu)，并且更具體地涉及豎直定向的全環(huán)柵晶體管，在該全環(huán)柵晶體管中電流在橫向于半導(dǎo)體襯底的表面的方向上流動。

背景技術(shù)：

全環(huán)柵FET(或GAA FET)是一種非平面金屬氧化物半導(dǎo)體(MOS)晶體管設(shè)計，其中，柵極完全包繞導(dǎo)電溝道以便對其中的電流進行最大化的控制。在GAA FET中，溝道被配置成由柵極氧化物環(huán)繞的圓柱形納米線。柵極然后環(huán)繞氧化物。

源極區(qū)域和漏極區(qū)域位于溝道的任一端上。一些現(xiàn)有的GAA FET是水平GAA FET，被定向為使得納米線在基本上平行于半導(dǎo)體襯底的表面的水平方向上延伸。在例如IBM公司的授予常(Chang)等人的美國專利申請公開號2013/0341596中以及在意法半導(dǎo)體公司(STMicroelectronics)的授予劉(Liu)等人的美國專利申請?zhí)?015/0372104中描述了這種水平GAA FET。

還已經(jīng)開發(fā)出豎直GAA FET結(jié)構(gòu)，其中，載流納米線被定向為基本上垂直于硅襯底的頂部表面。納米線被外延地生長并且被適當(dāng)?shù)負诫s以便以堆疊安排形成源極區(qū)域、溝道區(qū)域和漏極區(qū)域。豎直GAA FET旨在滿足7nm技術(shù)集成電路生成的設(shè)計和性能標準。在轉(zhuǎn)讓給與本專利申請相同的受讓人的美國專利申請?zhí)?4/588,337和14/675,536中描述了這種器件。

豎直GAA FET堆疊的一個具體的挑戰(zhàn)性方面是互連結(jié)構(gòu)。具體地，與豎直GAA FET的最下部端子(即，源極或漏極)進行電接觸 會是笨拙的，因為一旦形成了豎直GAA FET就無法從半導(dǎo)體襯底的頂側(cè)接入下部端子。在之前的設(shè)計中，經(jīng)由襯底的背側(cè)進行與GAA FET的下部端子的一些電接觸。

技術(shù)實現(xiàn)要素：

披露了一種適用于豎直全環(huán)柵FET的模塊化互連結(jié)構(gòu)。該模塊化互連結(jié)構(gòu)包括到晶體管端子的環(huán)形金屬觸點、采用堆疊盤的徑向扇區(qū)的形式從豎直納米線向外延伸的金屬互連、以及采用耦合徑向扇區(qū)的導(dǎo)電桿形式的過孔。安裝到徑向扇區(qū)互連上的延伸接片進一步增加了可接入連接過孔的表面積，因此允許信號從每個晶體管端子扇出。可以通過線性區(qū)段聯(lián)接相鄰互連。不像常規(guī)的集成電路(其中，在“前段”加工期間在半導(dǎo)體襯底中形成晶體管，并且然后在完全形成晶體管之后，在“后段”加工期間在硅襯底的頂部構(gòu)造互連結(jié)構(gòu))，在此描述的模塊化互連與晶體管同時形成。因此，當(dāng)使用在此所披露的模塊化互連方法制造集成電路時，前段加工和后段加工之間沒有區(qū)別。這種發(fā)展為未來若干代工藝技術(shù)呈現(xiàn)了非常新的范例。

模塊化互連結(jié)構(gòu)促進由豎直GAA FET構(gòu)建復(fù)雜還緊湊的集成電路。披露了豎直與非門和或非門設(shè)計，這些豎直與非門和或非門設(shè)計可以用作用于創(chuàng)建所有類型的邏輯門的構(gòu)建塊，并且因此用于使用豎直GAA FET架構(gòu)實施任何期望的布爾邏輯函數(shù)。在一些配置中，有利的是在彼此頂部上堆疊豎直GAA FET。該模塊化互連結(jié)構(gòu)使得堆疊的豎直GAA FET成為可能。另外，呈現(xiàn)了專用晶體管的豎直GAA FET版本，包括豎直GAA隧穿場效應(yīng)晶體管(VGAA TFET)、豎直GAA氧化硅氮氧化硅(VGAA SONOS)器件、豎直GAA絕緣體上硅(VGAA SOI)器件以及豎直GAA靜態(tài)感應(yīng)晶體管(VGAA SIT)。在此所披露的模塊化互連準許使用標準的CMOS工藝在硅襯底上集成這些VGAA器件中的任一種。

通過豎直地堆疊器件并且通過使用在此所披露的徑向模塊化互 連結(jié)構(gòu)增加晶體管密度促進了制造包含微處理器芯片和混合信號芯片的先進的消費者電子產(chǎn)品。這些產(chǎn)品可以包括平板計算機、智能電話、桌上計算機和服務(wù)器、游戲機、游戲控制臺、互聯(lián)網(wǎng)視頻流控制臺、自動微控制器、高密度存儲器裝置等等。所披露的結(jié)構(gòu)的芯片制造可以采用更老的加工設(shè)備，因為豎直晶體管和徑向互連結(jié)構(gòu)更加緊湊，并且因此它們更加空間高效。

附圖說明

在附圖中，完全相同的參考標號標識相似的元件或動作。附圖中元件的大小和相對位置不一定成比例地繪制。

圖1A是從美國專利申請?zhí)?4/588,337重現(xiàn)的N-P-N和P-N-P豎直GAA的橫截面視圖。

圖1B是從美國專利申請?zhí)?4/588,337重現(xiàn)的在形成常規(guī)線性觸點之后成的豎直GAA FET的橫截面視圖。

圖2A是從美國專利申請?zhí)?4/675,536重現(xiàn)的P-N-N和N-P-P豎直GAA TFET的橫截面視圖。

圖2B是從美國專利申請?zhí)?4/675,536重現(xiàn)的在形成常規(guī)前側(cè)和后側(cè)線性觸點之后的豎直GAA FET的橫截面視圖。

圖3A是MOSFET的示意圖，表明了如通常在電路圖中示出的源極端子、柵極端子和漏極端子的安排。

圖3B是模塊化互連結(jié)構(gòu)的透視圖，該模塊化互連結(jié)構(gòu)具有在此描述的徑向觸點，適用于MOSFET的豎直GAA實現(xiàn)方式(如在圖1A中所示出的那個)，而不是使用如圖1B示出的常規(guī)的線性觸點。

圖4A是耦合到采用徑向扇區(qū)形式的導(dǎo)電域的硅柱和環(huán)形觸點的俯視平面圖。

圖4B是硅柱、環(huán)形觸點和各種共面導(dǎo)電域元件(包括安排在導(dǎo)電環(huán)的圓周周圍的徑向扇區(qū)、扇出延伸輻條和延伸焊)盤的俯視平面圖。

圖5A是硅柱、環(huán)形觸點和各種共面導(dǎo)電域元件(包括徑向扇區(qū)、 扇出延伸輻條和放大過孔著陸焊盤)的俯視平面圖。

圖5B是圖5A的一部分的側(cè)向正視圖，示出了過孔在過孔著陸焊盤處與延伸輻條進行接觸。

圖5C是俯視平面圖，示出了模塊化互連結(jié)構(gòu)如何通過提供多個過孔著陸焊盤來延伸電接入到環(huán)形觸點。

圖6是流程圖，示出了一種制造豎直GAA晶體管以及根據(jù)在此描述的實施例的模塊化互連結(jié)構(gòu)的方法中的步驟序列。

圖7A-9C是在根據(jù)在圖6中示出序列的制造過程中的一對豎直GAA FET的橫截面視圖。

圖10是配備有ESD型二極管、環(huán)形觸點(nFET和pFET)和徑向扇區(qū)導(dǎo)電域(僅針對nFET示出)的完成的nFET和pFET豎直GAA器件的橫截面視圖。

圖11A是兩個串聯(lián)耦合的MOSFET晶體管的示意圖。

圖11B是適用于串聯(lián)電耦合兩個堆疊的豎直GAA器件的模塊化互連結(jié)構(gòu)的透視圖。

圖12A是兩個并聯(lián)耦合的MOSFET晶體管的示意圖。

圖12B是在此所描述的被配置成用于并聯(lián)電耦合兩個堆疊的豎直GAA器件的模塊化互連結(jié)構(gòu)的透視圖。

圖13A和圖14A各自示出了串聯(lián)耦合并且受防漏電型二極管保護的nFET和TFET示意圖。

圖13B是堆疊的豎直GAA TFET、nFET和二極管以及相關(guān)聯(lián)的環(huán)形觸點(左)；以及堆疊的豎直GAA TFET、pFET和二極管以及相關(guān)聯(lián)的環(huán)形觸點(右)的橫截面視圖。

圖13C和圖14C示出了并聯(lián)耦合并且受防漏電型二極管保護的pFET和TFET示意圖。

圖14B是在此所描述的被配置成用于串聯(lián)耦合堆疊的豎直GAA TFET和nFET器件的模塊化互連結(jié)構(gòu)的透視圖。

圖14D是在此所描述的被配置成用于并聯(lián)電耦合堆疊的豎直GAA TFET和pFET器件的模塊化互連結(jié)構(gòu)的透視圖。

圖15A-15C對應(yīng)于圖13A-13C，其中，防漏電型二極管由靜電放電(ESD)型二極管替換。

圖16A-16D對應(yīng)于圖14A-14D，其中包括了防漏電型二極管和靜電放電(ESD)型二極管兩者。

圖17是被分配給各個器件端子的徑向扇區(qū)導(dǎo)電域以及為柵極端子提供多個接入焊盤的柵極觸點的扇出的俯視平面圖。

圖18A是示意圖，示出了本領(lǐng)域中眾所周知的與非邏輯門以及描述與非門的操作的真值表。

圖18B示出了六種類型的布爾邏輯門(反相器、與門、或門、或非門、異或門、異或非門)及其僅使用與非門的相應(yīng)構(gòu)造。

圖18C是僅使用與非門實現(xiàn)的積之和(SOP)邏輯級的數(shù)字電路示意圖。

圖19A是以常規(guī)安排耦合到一起以便創(chuàng)建與非門的四個MOS晶體管的電路圖。

圖19B是四晶體管與非門的電路設(shè)計布局。

圖19C是根據(jù)在此描述的實施例耦合到一起以便創(chuàng)建與非門的四個MOS晶體管的電路圖。

圖19D是對圖19C中所示出的與非門電路的四個豎直GAA晶體管的單柱堆疊安排的實現(xiàn)方式的橫截面視圖。

圖20是根據(jù)在此描述的實施例對圖19D中所示出的堆疊的晶體管進行耦合的模塊化互連結(jié)構(gòu)的透視圖。

圖21A-21C示出了這四晶體管與非門的雙柱實現(xiàn)，其中，導(dǎo)線被示出為對這兩個不同柱(圖21B)上的端子進行耦合。

圖22A是僅使用或非門實現(xiàn)的和之積(POS)邏輯級的數(shù)字電路示意圖。

圖22B是耦合到一起以便創(chuàng)建或非門的四個MOS晶體管的常規(guī)電路圖。

圖22C是在圖22B中示出的四晶體管或非門的電路設(shè)計布局。

圖22D是根據(jù)在此描述的實施例耦合到一起以便創(chuàng)建或非門的 四個MOS晶體管的電路圖。

圖23A是在此所描述的模塊化互連結(jié)構(gòu)的四個豎直GAA晶體管和環(huán)形觸點的單柱堆疊安排(對應(yīng)于在圖22D中示出的或非門)的橫截面視圖。

圖23B是圖23A中所示的模塊化互連結(jié)構(gòu)的透視圖。

圖24A-24C示出了四晶體管或非門的雙柱實現(xiàn)，其中，導(dǎo)線被示出為耦合這兩個不同柱上的端子。

圖25是流程圖，示出了一種制造豎直GAA SiC靜態(tài)感應(yīng)晶體管和在此描述的模塊化互連結(jié)構(gòu)的方法中的步驟序列。

圖26A是根據(jù)在此描述的實施例針對靜態(tài)感應(yīng)晶體管(SIT)作為沿著豎直SiC柱的高度的函數(shù)的外延摻雜濃度的曲線圖。

圖26B是根據(jù)在此描述的實施例在制造漏極端子期間的SiC柱的水平橫截面視圖。

圖26C和圖26D是在制造漏極端子期間SiC柱的沿著在圖26B中示出的切線的豎直橫截面視圖。

圖27A-29C是根據(jù)在圖25中示出的序列在制造靜態(tài)感應(yīng)晶體管期間SiC柱和相關(guān)聯(lián)的電連接的橫截面視圖。

圖30A-30C示出了完成的豎直GAA靜態(tài)感應(yīng)晶體管。

圖31A是耦合在一起的三個SIT晶體管、ESD型晶體管和防漏電型二極管的電路圖。

圖31B是在此描述的SIT和相關(guān)聯(lián)的模塊化互連結(jié)構(gòu)的豎直GAA三晶體管單柱堆疊安排的橫截面視圖。

圖31C是根據(jù)在此描述的實施例具有五個扇區(qū)的平面盤的俯視平面圖，該盤的柵極接觸扇區(qū)耦合到用于調(diào)諧柵極的閾值電壓的扇出延伸輻條和延伸焊盤。

圖32示出了現(xiàn)有的SONOS浮柵存儲器裝置的剖面示意圖。

圖33是流程圖，示出了一種制造在此描述的豎直GAA SONOS器件和相應(yīng)模塊化互連結(jié)構(gòu)的方法中的步驟序列。

圖34A-36是在根據(jù)圖33中示出的序列制造過程中豎直GAA SONOS器件和相關(guān)聯(lián)的電連接的橫截面視圖。

圖37A是根據(jù)在此描述的實施例的SONOS器件的電路圖。

圖37B是根據(jù)在此描述的實施例用于豎直GAA SONOS器件的模塊化互連結(jié)構(gòu)的透視圖，其中，環(huán)形觸點由多個金屬同心層制成。

圖37C是完成的豎直GAA氧化硅氮氧化硅器件(SONOS)和相應(yīng)的模塊化互連結(jié)構(gòu)的橫截面視圖。

具體實施方式

在以下描述中，列出了某些特定細節(jié)以便提供所披露的主題的各個方面的透徹理解。然而，可以在沒有這些特定細節(jié)的情況下實踐所披露的主題。在一些情形下，未詳細描述包括在此披露的主題的各實施例的眾所周知的半導(dǎo)體加工結(jié)構(gòu)和方法以便避免模糊本披露的其他方面的描述。

除非上下文另有要求，否則貫穿說明書和所附權(quán)利要求書，“包括(comprise)”一詞及其多種變體(諸如，“包括(comprises)”和“包括(comprising)”)將以一種開放式的和包含性的意義來進行解釋，例如，“包括但不限于(including,but not limited to)”。

貫穿本說明書所提到的“一個實施例”或“實施例”是指與該實施例相關(guān)聯(lián)地描述的具體的特征、結(jié)構(gòu)或特性被包括在至少一個實施例中。因而，貫穿本說明書，短語“在一個實施例中”或“在實施例中”在不同場合中的出現(xiàn)并不必定都是指相同的方面。另外，特定特征、結(jié)構(gòu)或特性可以根據(jù)任何合適的方式組合在本披露的一個或多個方面中。

貫穿說明書對集成電路的引用總體上旨在包括在半導(dǎo)體襯底上構(gòu)建的集成電路部件，不管這些部件是否被一起耦合到電路中或者能夠互連在一起。貫穿本說明書，術(shù)語“層”以其最廣泛的含義來使用以包括薄膜、帽蓋等等，并且一個層可以由多個子層組成。

貫穿本說明書對用于沉積氮化硅、二氧化硅、金屬或類似材料的常規(guī)薄膜沉積技術(shù)的引用包括如下工藝：化學(xué)氣相沉積(CVD)、 低壓化學(xué)氣相沉積(LPCVD)、金屬有機化學(xué)氣相沉積(MOCVD)、等離子加強化學(xué)氣相沉積(PECVD)、等離子氣相沉積(PVD)、原子層沉積(ALD)、分子束外延(MBE)、電鍍、無電鍍等等。在此參照這種工藝的示例描述具體實施例。然而，本披露和對某些沉積技術(shù)的引用不應(yīng)限于所描述的那些。例如，在一些情況下，引用CVD的描述可以可替代地使用PVD完成，或者指定電鍍的描述可以可替代地使用無電鍍完成。進一步地，引用形成薄膜的常規(guī)技術(shù)可以包括原位生長膜。例如，在一些實施例中，將氧化物的生長控制在期望的厚度可以通過將硅表面暴露于氧氣或加熱室中的濕氣來實現(xiàn)。

貫穿本說明書對在用于圖案化各種薄膜的半導(dǎo)體制造技術(shù)中已知的常規(guī)光刻技術(shù)的引用包括旋涂曝光顯像工藝序列以及通常其后的蝕刻工藝?？商娲鼗虼送?，光刻膠還可以用于圖案化進而可以用于圖案化底層膜的硬掩模(例如，氮化硅硬掩模)。

貫穿本說明書對在用于選擇性移除多晶硅、氮化硅、二氧化硅、金屬、光刻膠、聚酰亞胺或類似材料的技術(shù)中已知的常規(guī)蝕刻技術(shù)的引用包括如下工藝：濕法化學(xué)蝕刻、反應(yīng)離子(等離子)蝕刻(RIE)、沖洗、濕法清潔、預(yù)清潔、濺射清潔、化學(xué)機械平面化(CMP)等等。在此參照這種工藝的示例描述具體實施例。然而，本披露和對某些沉積技術(shù)的引用不應(yīng)限于所描述的那些。在一些情形下，兩種這樣的技術(shù)可以是可互換的。例如，剝離光刻膠可能需要將樣本浸入在濕法化學(xué)浴中或者可替代地將濕法化學(xué)物直接濺射到樣本上。

在此參照已經(jīng)生產(chǎn)的豎直全環(huán)柵器件互連描述具體實施例；然而，本披露和對某些材料、維度以及加工步驟的細節(jié)和排序的引用是示例性的并且不應(yīng)限于所示出的那些。

現(xiàn)在轉(zhuǎn)向附圖，圖1A、圖1B、圖2A和圖2B示出了如在轉(zhuǎn)讓給與本專利文件相同的受讓人的美國專利申請?zhí)?4/588,337和14/675,536中描述的具有不同互連配置的現(xiàn)有的豎直GAA晶體管的各個示例。

圖1A示出了在硅襯底102上構(gòu)建的一對現(xiàn)有的CMOS n型和p型豎直全環(huán)柵(GAA)晶體管100n和100p。n-FET晶體管100n和p-FET晶體管100p通過隔離區(qū)域107彼此電分離。隔離區(qū)域107填充有絕緣體(例如，氧化物材料)，并且在氧化物材料與硅襯底102之間具有氮化硅內(nèi)襯108。豎直GAA晶體管中的每一個晶體管實質(zhì)上是線性的或一維器件，采用在橫向于硅襯底102的平面前表面和后表面的方向上定向的納米線的形式。在圖1A中示出了兩個這種納米線110n和110p。納米線110n是n-FET晶體管100n的溝道區(qū)域，并且納米線100p是p-FET晶體管100p的溝道區(qū)域。納米線110n包括將N+漏極區(qū)域106n耦合到N+源極區(qū)域105n的硅溝道109n。N+漏極區(qū)域106n位于溝道109n下方，并且N+源極區(qū)域105n沿著溝道軸線111n位于溝道109n上方。納米線110p包括將溝道109p下方的P+漏極區(qū)域106p耦合到溝道109p上方的P+源極區(qū)域105p的SiGe溝道109p。源極區(qū)域和漏極區(qū)域可以切換，從而使得源極區(qū)域位于漏極區(qū)域下方?？商娲兀粋€或兩個溝道109可以由III-V半導(dǎo)體材料(諸如InAs)制成，如約內(nèi)斯庫(Ionescu)和里爾(Riel)在“作為高能效電子開關(guān)的隧穿場效應(yīng)晶體管(Tunnel Field-Effect Transistors as Energy-Efficient Electronic Switches)”[Nature，Vol.479，November 17，201，p.379]中所建議的。豎直納米線110n、110p令人期望地具有在6nm-10nm范圍內(nèi)的直徑。n-FET晶體管100n的源極區(qū)域和漏極區(qū)域中的n型材料可以例如是外延生長的銦摻雜硅。p-FET晶體管100p的源極區(qū)域和漏極區(qū)域中的p型材料可以例如是外延生長的SiGe。溝道長度可以長達100nm。

金屬柵極114包繞每一條納米線110n、110p。在一個實施例中，金屬柵極114包括功函數(shù)材料的堆疊。例如，n-FET晶體管100n的金屬柵極是包括夾置在兩個3-nm氮化鈦(TiN)層之間的4-nm厚的碳化鈦(TiC)層的三層堆疊。用于p-FET器件101p的金屬堆疊是產(chǎn)生約10nm總厚度的三層TiN堆疊。金屬柵極114通過由高k材料(例如，SiO₂或HfO₂)制成的包繞柵極電介質(zhì)115從溝道110間 隔開。

由此形成的GAA晶體管的豎直幾何結(jié)構(gòu)通過借由簡單地改變觸點配置從不同的前側(cè)和后側(cè)位置接入器件而允許電路設(shè)計的靈活性。圖1B示出了分別到豎直GAA晶體管100n、100p的常規(guī)的前側(cè)柵極觸點118、120和后側(cè)柵極觸點124。后側(cè)柵極觸點124穿過隔離區(qū)域107。n-FET 100n和p-FET 100p兩者還具有到漏極區(qū)域106n、106p的后側(cè)納米線觸點122n、122p以及到源極區(qū)域105n、105p的前側(cè)納米線觸點120n、120p。具有在約4:1至10:1范圍內(nèi)的縱橫比的長溝道109n、109p提供高柵極觸點面積以維持在前側(cè)柵極觸點118處的低電阻。每個觸點118、120、122、124可以包括塊金屬和內(nèi)襯，如本領(lǐng)域中所慣用的。納米線還由低k包封劑125覆蓋，該包封劑進而由絕緣材料126覆蓋。低k包封劑125可以由SiOCN或SiBCN形成，具有在約8nm-30nm范圍內(nèi)的厚度。

圖2A和圖2B分別示出了在硅襯底102上構(gòu)建的現(xiàn)有的n型和p型豎直全環(huán)柵(GAA)隧穿FET(TFET)130n、130p。TFET被認為是對用于具有低電壓、低功率應(yīng)用的集成電路中的常規(guī)CMOS器件的有前景的替代物。不像MOSFET，TFET的源極和漏極被摻雜以便具有相反的極性。在TFET的操作期間，電荷載流子隧穿通過電勢壘，而不是被激勵來越過電勢壘，如在MOSFET中發(fā)生的。因為經(jīng)由隧穿進行切換要求更少的能量，TFET在電池壽命為重要因素的低功率應(yīng)用(諸如移動設(shè)備)中特別有用。

TFET 130n、130p包括從摻雜阱106n、106p外延地生長的下部漏極區(qū)域132n、132p，溝道區(qū)域134和上部源極區(qū)域136n、136p。溝道區(qū)域134由本征硅組成，而源極區(qū)域和漏極區(qū)域在外延生長期間原位摻雜。環(huán)形柵極146環(huán)繞每個溝道區(qū)域134，電容性地控制電流從所有側(cè)通過溝道。TFET 130n、130p由包含絕緣材料(諸如由氧化物形成的塊絕緣體)的隔離區(qū)域107以及由例如SiN制成的內(nèi)襯108分離，如本領(lǐng)域中慣用的。

圖2B示出了TFET 130n、130p，具有到源極端子、漏極端子和 柵極端子的常規(guī)觸點?？山?jīng)由前側(cè)觸點152電接入源極區(qū)域136n、136p?？赏ㄟ^可在從納米線向外延伸的接觸焊盤144上著陸的過孔(未示出)接入TFET的環(huán)形柵極146?？山?jīng)由提供低接觸電阻并且還用作散熱片的后側(cè)觸點154接入TFET漏極區(qū)域132n、132p。

到如上所述的豎直GAA器件的觸點的現(xiàn)有安排傾向于是笨拙的并且對開發(fā)高性能、高密度豎直GAA集成電路構(gòu)成障礙。這部分地是因為豎直納米線器件的固有幾何結(jié)構(gòu)，其中，可能無法容易地從硅襯底的頂部表面或前側(cè)接入堆疊的源極端子、柵極端子和漏極端子。與豎直的堆疊器件相反，現(xiàn)有的觸點設(shè)計是笨拙的，部分地是因為它們最初被設(shè)計成支持水平的平面器件。進一步地，在常規(guī)的水平器件中，晶體管被首先制造，并且然后通過從晶體管上方降低豎直觸點和過孔來形成互連結(jié)構(gòu)。然而，當(dāng)晶體管自身的定向豎直時，難以從上方、在已經(jīng)形成器件之后、在不基本上增加器件的占用面積的情況下接入各個端子。依賴于背側(cè)觸點可能不是有利的解決方案，因為接入背側(cè)觸點可能需要將晶圓打薄并且引入附加的加工步驟。

圖3A示出了CMOS晶體管示意圖，表示根據(jù)本披露的實施例的豎直GAA FET和相關(guān)聯(lián)的連接。到這三個晶體管端子中的每一個晶體管端子的觸點包括漏極觸點162、柵極觸點164和源極觸點166。

圖3B示出了根據(jù)本披露的實施例適合在具有豎直納米線器件(諸如豎直GAA FET 100n、100p)的硅襯底上集成的模塊化互連結(jié)構(gòu)160。與在圖1A、圖1B、圖2A、圖2B中示出的常規(guī)觸點相反，模塊化互連結(jié)構(gòu)160的特征在于對豎直GAA FET 100n、100p的圓柱形納米線幾何結(jié)構(gòu)進行補充的徑向設(shè)計。在模塊化互連結(jié)構(gòu)160中，漏極連接、柵極連接和源極連接分別采取同軸環(huán)形觸點162、164、166的形式。同軸環(huán)形觸點162、164、166被設(shè)計成在選定的高度上環(huán)繞納米線，以便分別與豎直GAA晶體管的漏極端子、柵極端子和源極端子對準并耦合。

同軸環(huán)形觸點162、164、166然后分別扇出到提供用于接納相應(yīng) 的漏極過孔、柵極過孔和源極過孔172、174和176的導(dǎo)電水平表面的徑向扇區(qū)D、G和S。徑向扇區(qū)S、G和D可以被認為是與環(huán)形觸點和圓柱形納米線同軸的對應(yīng)的平面盤的導(dǎo)電域。在圖3B中示出了三個這種平面盤，頂部平面盤167、中間平面盤169和底部平面盤171。每個導(dǎo)電域的徑向角和位置可以通過邏輯電路設(shè)計來進行規(guī)定。例如，徑向扇區(qū)D是還包括非導(dǎo)電域165的頂部平面盤167的導(dǎo)電域。通常，給定盤中的導(dǎo)電域的數(shù)量將由要求連接的器件端子的數(shù)量確定。例如，三端子器件(諸如晶體管)將通常與其中每個平面盤具有三個域的模塊化互連結(jié)構(gòu)相關(guān)聯(lián)。

過孔172、174、176根據(jù)電路設(shè)計對堆疊的納米線器件的導(dǎo)電域中的選定導(dǎo)電域進行耦合。這些過孔基本上橫向于襯底102的表面對準。漏極過孔172用作到頂部平面盤167的徑向扇區(qū)D的連接。柵極過孔176穿過包含徑向扇區(qū)D的頂部平面盤167的非導(dǎo)電域165以便與位于中間平面盤中的徑向扇區(qū)G形成電連接。源極過孔174穿過包含徑向扇區(qū)D和G的頂部和中間平面盤167、169的非導(dǎo)電域165，以便與位于底部平面盤171中的徑向扇區(qū)S形成電連接。平面盤內(nèi)的金屬域的大小可以作為電路設(shè)計的一部分被調(diào)整，從而使得有待耦合的域?qū)⑺降刂丿B。這種重疊準許通過過孔建立較短的直接連接，因此節(jié)約了芯片固定資產(chǎn)。在一些實施例中，單個過孔可以將一個平面盤上的小域耦合到另一個平面盤上的大域。在一些實施例中，單個導(dǎo)電域可以與多于一個過孔相交。因為模塊化互連結(jié)構(gòu)是徑向的，在不消耗任何附加芯片面積的情況下增加域的大小是可能的。

圖4A、圖4B、圖5A、圖5B和圖5C示出了分別表示頂部、中間和底部平面盤167、169和171中的單獨平面盤的單獨平面盤。圖4A示出了根據(jù)本披露的實施例的模塊化互連結(jié)構(gòu)160的示例性平面盤(例如，167)。示例性環(huán)形觸點(例如，162)耦合到豎直納米線晶體管的漏極。圖4A中的平面盤167包括一個導(dǎo)電域(例如，徑向扇區(qū)D)和四個非導(dǎo)電域165。在其他實施例中，平面盤可以被劃 分為不同數(shù)量的域，一些域是導(dǎo)電的而其他域是不導(dǎo)電的。這些域可以或可以不具有類似的形狀、大小和維度。

圖4B示出了根據(jù)本披露的實施例的模塊化互連結(jié)構(gòu)160的示例性平面盤，該平面盤進一步包括具有由延伸焊盤耦合環(huán)182聯(lián)結(jié)的域延伸焊盤180的扇出延伸輻條。域延伸焊盤180用于增加導(dǎo)電域的大小以便涵蓋超過徑向扇區(qū)D的表面積的表面積。更大的表面積可以容納更多的過孔連接。在一個實施例中，域延伸焊盤180采用耦合到徑向扇區(qū)并且從徑向扇區(qū)徑向地向外延伸的徑向延伸輻條的形狀。延伸焊盤耦合環(huán)182提供域延伸焊盤180之間的電耦合。

圖5A示出了根據(jù)本披露的實施例的模塊化互連結(jié)構(gòu)160的示例性平面盤(例如，167)，其中，該平面盤包括三個域延伸焊盤180。每個域延伸焊盤180耦合到放大過孔著陸焊盤184。每個放大過孔著陸焊盤184可以耦合到具有超過域延伸焊盤180的寬度的占用面積直徑的過孔172。

圖5B示出了示例性域延伸焊盤180與示例性圓柱形過孔(例如，172)的交點190的三維詳細視圖。過孔172具有與放大過孔著陸焊盤184進行接觸的圓形橫截面186。放大過孔著陸焊盤184容納具有更大半徑以及因此更大接觸面積的過孔172，這使得過孔電阻得以降低。使用域延伸焊盤180提供了由延伸焊盤180的末端形成的立方體的附加接觸面192以便進一步增加與過孔172的交點處的接觸面積以及進一步降低接觸電阻。立方體的六個面中的四個面因此充當(dāng)電流通過其在延伸焊盤180和過孔172之間流動的接觸面192。

圖5C示出了根據(jù)本披露的實施例的模塊化互連結(jié)構(gòu)160的示例性平面盤(例如，167)，其中，十二個域延伸焊盤180被安排在延伸焊盤耦合環(huán)182的圓周周圍。延伸焊盤耦合環(huán)182耦合到徑向扇區(qū)(例如，D)。域延伸焊盤180中的每一個還耦合到放大過孔著陸焊盤184。在所示示例中，放大過孔著陸焊盤184是圓形的，然而，放大過孔著陸焊盤184的形狀不受限。放大過孔著陸焊盤184的數(shù)量隨著平面盤的圓周增加而增加，因此準許與其他層的更多連接。 值得注意的是，模塊化互連結(jié)構(gòu)160的各元件(包括圓形觸點、徑向扇區(qū)、域延伸焊盤、放大過孔著陸焊盤以及過孔)全部由導(dǎo)電材料(例如，一種或多種金屬，諸如鈦(Ti)、氮化鈦(TiN)、鎢(W)、銅(Cu)、鋁(Al)、銀(Ag)、金(Au)、鉑(Pt)、鉭(Ta)、鎳(Ni)、鈷(Co)、鉻(Cr)及其合金)制成。具體地，可以承受與外延加工相關(guān)聯(lián)的高溫的金屬或合金可以是有利的。這種材料可以包括例如具有高于600C的熔點的銅鎢(Cu-W)合金。

圖6是流程圖，示出了根據(jù)本披露的實施例制造在圖7A中示出的與模塊化互連結(jié)構(gòu)160集成的一對相鄰?fù)庋蛹{米線FET 230的示例性方法200中的步驟序列。該對外延納米線FET 230包括p-FET和n-FET，各自具有采用在橫向于襯底232的表面的方向從襯底232向外延伸的外延半導(dǎo)體柱的形式的堆疊的源極端子、柵極端子和漏極端子。不像常規(guī)的互連結(jié)構(gòu)，模塊化互連結(jié)構(gòu)160與晶體管同時形成，而不是在完成晶體管之后形成?？梢允褂酶俚募庸げ襟E來將互連結(jié)構(gòu)和晶體管一起形成，由此提供顯著的成本節(jié)約。

圖7A示出了硅襯底232、絕緣體234、第一層間電介質(zhì)(ILD)235、N阱236、具有內(nèi)襯238的隔離區(qū)域237以及源極區(qū)域239n、239p。

在202，通過將離子注入到p摻雜的硅襯底232中形成N阱236。例如，通過將負離子(諸如磷離子或砷離子)注入到在打大約1.0E16cm^-3至3.0E20cm^-3的范圍內(nèi)的濃度(目標濃度為2.0E19cm^-3)來形成N阱236。隔離區(qū)域237在相鄰器件之間提供電隔離。通過在硅襯底232中形成溝槽、以由例如氮化硅(SiN)形成的內(nèi)襯238對溝槽進行加襯并且使用氧化物(例如，SiO₂)對溝槽的剩余部分進行填充來以常用的方式形成隔離區(qū)域237。絕緣體234是具有在約2nm-100nm范圍內(nèi)的厚度的SiN或氧氮化硅(SiO_xN_y)層。

在204，源極區(qū)域239n、239p被形成為一對相鄰?fù)庋蛹{米線晶體管下部部分。第一ILD 235令人期望地由具有在約2.4-2.8范圍內(nèi)電介質(zhì)常數(shù)的低k電介質(zhì)材料(例如，本領(lǐng)域中已知的材料OMCATS)形成。第一ILD 235被沉積到在約2nm-500nm范圍內(nèi)的厚度。通過在第一ILD 235中蝕刻溝槽來形成源極區(qū)域239n、239p。溝槽具有在約2nm-300nm范圍內(nèi)的臨界尺寸(CD)并且在溝槽中生長摻雜的外延硅。p摻雜的源極區(qū)域239p令人期望地具有在約1.0E16cm^-3至5.0E20cm^-3范圍內(nèi)的濃度，其中目標濃度約5.0E19cm^-3。

在206，通過雙鑲嵌工藝(如圖7B所示)形成底部平面盤171的環(huán)形源極區(qū)域觸點166和徑向扇區(qū)。雙鑲嵌工藝可以或者是先過孔工藝或先溝槽工藝。首先，通過蝕刻通過環(huán)繞納米線源極區(qū)域239n、239p的第一ILD 235形成具有在約8nm-400nm范圍內(nèi)的半徑的環(huán)形溝槽。然后以常用的方式在環(huán)形溝槽中沉積金屬以便形成底部平面盤171。金屬沉積步驟包括硅化步驟、沉積金屬內(nèi)襯以便形成源極區(qū)域環(huán)形觸點166n、166p以及沉積塊金屬以便形成徑向扇區(qū)S_n,p。然后選擇性地在塊金屬的頂部沉積金屬帽蓋。在一個實施例中，金屬內(nèi)襯和金屬帽蓋由雙層Ti/TiN形成并且塊金屬是鎢(W)。在金屬沉積之后，化學(xué)機械平面化(CMP)步驟可以用于拋光所沉積的金屬并且在第一ILD 235上停止。

在208，源極區(qū)域239n、239p，環(huán)形源極區(qū)域觸點166n、166p以及徑向扇區(qū)S_n,p覆蓋有第二ILD 245，如圖8A所示。第二ILD 245以及用于形成并平面化第二ILD 245的工藝類似于第一ILD 235的那些，如上所述。

在210，溝道區(qū)域溝槽被蝕刻到第二ILD 245中，如圖8A中所示。

在212，以高k柵極電介質(zhì)244對溝道區(qū)域溝槽進行加襯。高k柵極電介質(zhì)244可以是例如HfO₂(其可以使用等離子氣相沉積(PVD)工藝沉積)，如本領(lǐng)域中眾所周知的。高k柵極電介質(zhì)244令人期望地具有在約2nm-20nm范圍內(nèi)的厚度。

在214，通過延伸外延納米線形成溝道246n、246p和漏極區(qū)域248n、248p，如圖8B所示。溝道246n是三層外延生長的硅膜，其 中，可以用負離子原位摻雜底層和頂層外延硅以便增強由外延本征Si(i-Si)形成的n-FET的溝道區(qū)域內(nèi)的載流子遷移率。溝道246p由三層外延生長的硅鍺(SiGe)膜制成，其中，可以用正離子原位摻雜底層和頂層外延SiGE以便增強p-FET的溝道區(qū)域內(nèi)的載流子遷移率。p摻雜的源極區(qū)域248p令人期望地具有在約1.0E16cm^-3至5.0E20cm^-3范圍內(nèi)的濃度，其中目標濃度約5.0E19cm^-3。在圖8B中，納米線和底部平面盤171完成。

在216，通過雙鑲嵌工藝形成中間平面盤的環(huán)形金屬柵極觸點164和徑向扇區(qū)G_n,p，如圖9A和圖9B所示。首先，柵極溝槽和過孔開口被蝕刻到第二ILD 245中。然后，金屬內(nèi)襯和塊金屬被沉積到柵極溝槽和過孔開口兩者中。金屬層形成金屬柵極164、徑向扇區(qū)G以便接入金屬柵極164、以及過孔。在圖9B中示出了域延伸焊盤180的示例。

在218，用第三ILD 255覆蓋溝道246n、246p，金屬柵極164以及徑向扇區(qū)G_n,p，如圖9A和圖9B所示。第三ILD 255以及用于形成并平面化第三ILD 255的工藝類似于分別第一ILD 235和第二ILD 245的那些，如上所述。在第三ILD 255就位的情況下，使用選擇性地相對于ILD 255消耗金屬的工藝使金屬柵極觸點凹陷。在金屬凹陷之后，在塊金屬的頂部表面上選擇性地沉積金屬帽蓋。最終，用ILD填充完成金屬柵極和觸點頂部的溝槽并將其平面化。

在220，漏極區(qū)域248n、248p被形成為該對相鄰?fù)庋蛹{米線晶體管230的上部部分，如圖9A和圖9B所示。首先，在ILD 255中蝕刻漏極溝槽。漏極溝槽令人期望地具有在約2nm-300nm范圍內(nèi)的定義環(huán)形漏極觸點162n、162p和徑向扇區(qū)D_n,p的維度的臨界維度(CD)。同時，對這些柱的頂部部分進行加襯的電介質(zhì)244被向下移除到漏極溝槽的底部，由此暴露已經(jīng)形成的漏極區(qū)域248n、p?？梢杂孟冗M工藝控制(APC)進行蝕刻步驟，其中，根據(jù)已經(jīng)加工的器件的在線測量對溝槽的深度進行定時。在圖9B中，底部和中間平面盤171、169完成。

在222，通過在漏極溝槽中沉積金屬內(nèi)襯和塊金屬形成環(huán)形漏極觸點162n、162p和徑向扇區(qū)D_n,p，如圖9B、圖9C和圖10所示。在金屬沉積之后，執(zhí)行選擇性沉積以便制造在圖10中示出的金屬帽蓋。

圖10示出了根據(jù)本披露的實施例的一對完成的p-FET和n-FET納米線晶體管230。納米線晶體管230集成有包括頂部、中間和底部平面盤167、169、171和示例性域延伸焊盤180的徑向互連結(jié)構(gòu)160。N阱236和p摻雜襯底232在GAA納米線FET 230下方形成防漏電(AL)二極管。防漏電二極管幫助防止從晶體管230到襯底232的電流泄露。

圖11A示出了表示在串聯(lián)配置中耦合的兩個堆疊的豎直GAA FET 100a、100b的MOSFET電路元件260的示意圖。MOSFET電路元件260包括到FET 100a、100b的每個端子的觸點：漏極觸點264、源極觸點266、晶體管100a的源極與晶體管100b的漏極之間的連接262以及將晶體管100a的柵極耦合到晶體管100b的柵極的柵極連接268。

圖11B示出了根據(jù)本披露的實施例的雙堆疊單柱模塊化互連結(jié)構(gòu)270?；ミB結(jié)構(gòu)270適用于在串聯(lián)配置中耦合堆疊的豎直GAA FET100a、100b?；ミB結(jié)構(gòu)270將連接262、268和連接264和266實現(xiàn)為對被標記為1-6的六個平面盤的選定扇區(qū)進行耦合的過孔。例如，觸點266被實現(xiàn)為耦合到雙堆疊單柱模塊化互連結(jié)構(gòu)270的平面盤1中的徑向扇區(qū)S2的源極過孔；柵極連接268被實現(xiàn)為將平面盤2中的徑向扇區(qū)G2耦合到平面盤5中的徑向扇區(qū)G1的過孔；連接264被實現(xiàn)為耦合到平面盤6中的徑向扇區(qū)D1的漏極過孔；并且連接262被實現(xiàn)為將平面盤3中的徑向扇區(qū)D2耦合到平面盤4中的徑向扇區(qū)S1的短過孔。

圖12A示出了電路示意圖，表示根據(jù)本披露的實施例在并聯(lián)配置280中耦合的這兩個堆疊的豎直GAA FET 100a、100b。并聯(lián)配置280包括到每個晶體管端子的觸點：在晶體管100a的源極端子與晶體管100b的源極端子之間的源極連接282；在晶體管100a的漏極與 晶體管100b的漏極之間的漏極連接284；以及將晶體管100a的柵極端子耦合到晶體管100b的柵極端子的柵極連接268。

圖12B示出了根據(jù)一個實施例的雙堆疊單柱模塊化互連結(jié)構(gòu)290。雙堆疊單柱模塊化互連結(jié)構(gòu)290適用于對在并聯(lián)配置中堆疊的豎直GAA FET 100a、100b進行耦合。雙堆疊單柱模塊化互連結(jié)構(gòu)290將連接264、268、282實現(xiàn)為耦合六個平面盤的選定扇區(qū)的過孔。每個平面盤被劃分為三個徑向扇區(qū)。具體地，柵極連接268被實現(xiàn)為將平面盤2中的徑向扇區(qū)G2耦合到平面盤4中的徑向扇區(qū)G1的過孔；連接282被實現(xiàn)為將平面盤1中的徑向扇區(qū)S2耦合到平面盤4中的徑向扇區(qū)S1的過孔；并且連接264被實現(xiàn)為將平面盤3中的徑向扇區(qū)D2耦合到平面盤6中的徑向扇區(qū)D1的過孔。

圖13A示出了根據(jù)本披露的實施例表示在第一混合CMOS/TFET并聯(lián)配置300中耦合的n-FET 304n和p型TFET 306p的電路示意圖。第一混合CMOS/TFET并聯(lián)配置300由防漏電(AL)二極管308保護。圖13C示出了根據(jù)本披露的實施例表示在第二混合CMOS/TFET并聯(lián)配置310中耦合的p-FET 304p和n型TFET 306n的電路示意圖。第二混合CMOS/TFET并聯(lián)配置310由防漏電二極管308保護。

圖13B在橫截面中示出了第一和第二混合CMOS/TFET并聯(lián)配置300、310。第一和第二混合CMOS/TFET并聯(lián)配置300、310被實現(xiàn)為分別具有模塊化互連320、330的GAA納米線晶體管的雙堆疊，如圖14B和圖14D所示。p-FET 304p具有SiGe溝道，并且其他三個器件具有由本征硅制成的溝道。TFET器件306n、p的摻雜源極端子和漏極端子具有相反的極性。N阱236和p摻雜襯底232在GAA FET下方形成防漏電二極管308。圖13A、圖13C分別被再現(xiàn)為圖14A、圖14C。

圖14B示出了根據(jù)本披露的實施例的雙堆疊單柱模塊化互連結(jié)構(gòu)320。模塊化互連結(jié)構(gòu)320適用于在混合串聯(lián)配置中耦合CMOS和TFET器件，如圖14A所示。模塊化互連結(jié)構(gòu)320在n-FET 304n和p型TFET 306p之間分別將柵極連接、漏極連接和源極連接312、314、316實現(xiàn)為耦合六個平面盤1-6的選定扇區(qū)的過孔。每個平面盤被劃分為四個徑向扇區(qū)以便提供到晶體管和防漏電二極管308兩者的觸點。柵極連接312被實現(xiàn)為將平面盤2中的徑向扇區(qū)G2耦合到平面盤5中的徑向扇區(qū)G1的過孔；連接314被實現(xiàn)為將平面盤1中的徑向扇區(qū)D2耦合到平面盤4中的徑向扇區(qū)D1的過孔；并且連接316被實現(xiàn)為將平面盤3中的徑向扇區(qū)S2耦合到平面盤6中的徑向扇區(qū)S1的過孔。連接318提供到防漏電二極管308的接入。

圖14D示出了根據(jù)本披露的實施例的雙模塊化互連結(jié)構(gòu)330。雙模塊化互連結(jié)構(gòu)330適用于在混合并聯(lián)配置中耦合CMOS和TFET器件，如圖14C所示。雙模塊化互連結(jié)構(gòu)330在p-FET 304p和n型TFET 306n之間分別將漏極連接和源極連接324、326實現(xiàn)為耦合六個平面盤的選定扇區(qū)的過孔。每個平面盤被劃分為四個徑向扇區(qū)以便提供到晶體管和到防漏電二極管308的連接318兩者的觸點。柵極觸點322被實現(xiàn)為耦合到平面盤2中的徑向扇區(qū)G2的過孔。柵極觸點328被實現(xiàn)為耦合到平面盤5中的徑向扇區(qū)G1的過孔；漏極連接324被實現(xiàn)為將平面盤1中的徑向扇區(qū)D2耦合到平面盤4中的徑向扇區(qū)D1的過孔；并且源極連接336被實現(xiàn)為將平面盤3中的徑向扇區(qū)S2耦合到平面盤6中的徑向扇區(qū)S1的過孔。連接318提供到防漏電二極管308的接入。

圖15A示出了電路示意圖，表示根據(jù)一個實施例在MOSFET/TFET并聯(lián)配置340中耦合的n-FET 304n和p型TFET306p。圖15C示出了電路示意圖，表示在MOSFET/TFET并聯(lián)配置350中耦合的p-FET 304p和n型TFET 306n?？梢酝ㄟ^將附加的靜電放電二極管(ESD)348耦合到GAA器件來加強MOSFET/TFET并聯(lián)配置340、350的可靠性。

圖15B在橫截面中示出了根據(jù)本披露的實施例的MOSFET/TFET并聯(lián)配置340、350。MOSFET/TFET并聯(lián)配置340、350被實現(xiàn)為兩個柱，每個柱包括分別具有雙模塊化互連結(jié)構(gòu)360、370的雙堆疊GAA納米線晶體管，如圖16B和圖16D所示。使用類 似于用于制造以上所述并且在圖7A至圖10中示出的納米線FET230的方法200制造MOSFET/TFET并聯(lián)配置340、350。ESD 348被實現(xiàn)為納米線的附加p摻雜區(qū)域，被布置在絕緣層234與源極S1之間。

圖16B示出了雙模塊化互連結(jié)構(gòu)360，該結(jié)構(gòu)在n-FET 304n和p型TFET 306p以及ESD二極管348之間分別將柵極連接、漏極連接和源極連接312、314、316實現(xiàn)為耦合七個平面盤1-7的選定扇區(qū)的過孔，如圖13A所示。每個平面盤被劃分為五個徑向扇區(qū)以便提供到晶體管、防漏電二極管308和ESD 348的觸點。如以上參照圖14B所描述的那樣實現(xiàn)柵極連接、源極連接和漏極連接312、314、316。觸點318提供到防漏電二極管308的接入。觸點362提供到ESD 348的接入。

圖16D示出了根據(jù)本披露的實施例的雙模塊化互連結(jié)構(gòu)370。雙模塊化互連結(jié)構(gòu)370在p-FET 304p和n型TFET 306n之間分別將漏極連接和源極連接324、326實現(xiàn)為耦合七個平面盤1-6的選定扇區(qū)(一個平面盤用于每個晶體管端子)與ESD 348的過孔，如圖16C所示。每個平面盤被劃分為五個徑向扇區(qū)以便提供到晶體管(3)、防漏電二極管308(1)和ESD 348(1)的觸點。如以上參照圖14D所描述的那樣實現(xiàn)源極連接和漏極連接324、326以及柵極觸點322、328。連接318提供到防漏電二極管308的接入。連接362提供到ESD348的接入。

雙模塊化互連結(jié)構(gòu)270、290、320、330、360、370克服了堆疊豎直晶體管的先前障礙。使用這種互連結(jié)構(gòu)，可從芯片的前側(cè)接入堆疊中的所有器件端子，不管它們在前表面下方的距離為多少。同時，芯片占用面積保持不變。進一步地，構(gòu)建在此描述的模塊化互連結(jié)構(gòu)所需的金屬量顯著地小于將以其他方式使用常規(guī)的例如線性的互連結(jié)構(gòu)所需的金屬量。

圖17示出了根據(jù)本披露的實施例的模塊化互連結(jié)構(gòu)的示例性五扇區(qū)平面盤380的俯視平面圖。平面盤380可以包括域延伸焊盤180 和域焊盤耦合環(huán)182中的一個或多個。域延伸焊盤180用于增大徑向扇區(qū)G的大小以便涵蓋用于提供到柵極端子的電接入的更大表面積。多個域延伸焊盤180中的一個或多個可以用于基于柵極閾值電壓的期望值接入徑向扇區(qū)G。通過將平面盤380設(shè)計成包括整數(shù)n個域延伸焊盤180，柵極閾值電壓可以被調(diào)諧到值V_tn。

圖18A-18C提供在數(shù)字集成電路設(shè)計領(lǐng)域中眾所周知的布爾邏輯器件的信息。圖18A示出了相應(yīng)的與非門390以及定義與非門390的函數(shù)的與非門真值表392。與非門390具有兩個輸入端A和B以及輸出端Q。根據(jù)真值表392，與非門390的輸出端Q僅在輸入端A和B都為高(邏輯“1”)的時候才為低(邏輯“0”)。與非門因此用作反轉(zhuǎn)與門。

在本領(lǐng)域中認識到與非門是通用門，意味著每個布爾邏輯函數(shù)可以通過與非門的某個互連組合實現(xiàn)。圖18B示出了六個其他邏輯門(例如，非門、與門、或門、或非門、異或門(XOR)以及異或非門(XNOR))的符號。圖18B還示出了如何通過僅將與非門用作構(gòu)建塊來構(gòu)造六種類型的邏輯門中的每一種。從圖18B明顯的是與非門之間的互連會是復(fù)雜的。本發(fā)明人已經(jīng)認識到一旦使用通過在此披露的模塊化互連結(jié)構(gòu)耦合的豎直GAA納米線晶體管構(gòu)造這種通用與非門，就可以使用這種高性能、高密度構(gòu)建塊實現(xiàn)任何期望的數(shù)字邏輯電路。進一步地，模塊化互連結(jié)構(gòu)可以簡化與非門之間的互連并且節(jié)省芯片面積。

圖18C示出了本領(lǐng)域已知的積之和(SOP)塊394。SOP塊是用于通信、多媒體和圖形應(yīng)用中的已知算術(shù)塊。如所示，僅使用與非布爾邏輯門實現(xiàn)SOP塊394以便根據(jù)以下關(guān)系從輸入信號X、Y、X’、Y’和Z產(chǎn)生輸出信號：

F＝XZ+Y’Z+X’YZ

其中，F(xiàn)是積XZ、Y’Z以及X’YZ的和。本發(fā)明人已經(jīng)認識到使用在此描述的模塊化互連結(jié)構(gòu)創(chuàng)建由例如在圖18C中示出的與非門配置中耦合的豎直GAA晶體管組成的SOP塊的高性能、高密度 版本將是有利的。

圖19A-19D示出了對四晶體管與非門電路400的不同表示。圖19A示出了耦合到一起以便形成與非門電路400的四個晶體管的常規(guī)電路圖。圖19B示出了與非門電路400的相應(yīng)的常規(guī)晶體管布局的俯視平面圖。圖19C示出了根據(jù)本披露的實施例的與非門電路400的電路圖。在這種表示中，與非門電路400包括第一pFET 402“AP”、第二pFET 404“BP”、第一nFET 406“AN”和第二nFET 408“BN”。根據(jù)在圖19A中示出的晶體管布局，nFET 406和408串聯(lián)連接并且pFET 402和404并聯(lián)連接；晶體管AP和AN的柵極端子一起耦合到輸入端A；晶體管BP和BN的柵極端子一起耦合到輸入端B；晶體管AP和BP的漏極端子連結(jié)到V_DD，并且pFET的源極端子一起耦合到輸出端“OUT”。

參照圖19D，根據(jù)本披露的實施例，與非電路400可以在硅中用被安排為單柱堆疊的四個晶體管實現(xiàn)。圖19D示出了根據(jù)本披露的實施例的被安排為單柱以便形成與非門電路400的四個豎直堆疊的FET 402、404、406、408。與非門電路400因此被實現(xiàn)為具有防漏電二極管308和四重模塊化互連結(jié)構(gòu)420的四重堆疊GAA納米線。可以使用類似于用于制造以上所述并且在圖7A至圖10中示出的納米線FET 230的方法200制造與非門電路400。

單柱堆疊安排可以伴隨有四重堆疊模塊化互連結(jié)構(gòu)420，其中，過孔A、B、OUT、V_DD和V_SS延伸通過九個平面盤，如圖20所示。模塊化互連結(jié)構(gòu)420適用于將四個豎直堆疊的FET 402-408硬接線到期望的與非配置中。一旦形成了與非門構(gòu)建塊，它們可以通過或者硬件或者軟件以模塊化方式配置例如以便形成SOP塊394。可替代地，采用與非門400形式的多個構(gòu)建塊可以由設(shè)計人員用于構(gòu)建定制的高性能、高密度電路。

模塊化互連結(jié)構(gòu)420將與非門電路400的nFET 406、408和pFET402、404之間的連接實現(xiàn)為耦合九個平面盤的選定扇區(qū)的過孔。每個平面盤被劃分為六個徑向扇區(qū)以便提供到晶體管和防漏電二極管308的觸點。第一柵極連接A被實現(xiàn)為將平面盤2中的徑向扇區(qū)G_AP耦合到平面盤7中的徑向扇區(qū)G_AN的過孔；第二柵極連接B被實現(xiàn)為將平面盤5中的徑向扇區(qū)G_BP耦合到平面盤8中的徑向扇區(qū)G_BN的過孔；連接OUT被實現(xiàn)為將平面盤3中的徑向扇區(qū)S_AP耦合到平面盤6中的徑向扇區(qū)D_AN的過孔；到電源的連接V_DD被實現(xiàn)為將平面盤1中的徑向扇區(qū)D_AP耦合到平面盤4中的徑向扇區(qū)D_BP的過孔；并且到接地的連接V_SS被實現(xiàn)為接入平面盤9中的徑向扇區(qū)S_BN的過孔。根據(jù)該電路設(shè)計，過孔A、B、V_DD、V_SS和OUT各自在平面1上方向上延伸，而過孔A、B、V_DD、V_SS和OUT各自僅向下按照需要向遠處延伸。例如，V_DD連接僅向下延伸遠至平面盤4以便接觸徑向扇區(qū)D_BP，而V_SS連接一路向下延伸到平面盤9以便到達徑向扇區(qū)S_BN。

值得注意的是提供到nFET 406的柵極G_AN的電接入的平面盤7與提供到nFET 408的柵極G_BN的電接入的平面盤8相鄰。這樣做是為了提高效率。將nFET 406的源極或S_AN和nFET 408的漏極D_BN形成為一個共享端子，而非將它們制造為分離的端子。因為如圖19C所示沒有到共享S_AN/D_BN端子的連接，無需提供到模塊化互連結(jié)構(gòu)420的S_AN/D_BN的接入。相應(yīng)地，圖20示出了提供到nFET的柵極G_AN和G_BN的連接的兩個連續(xù)平面盤7和8，然而，不需要與S_AN/D_BN共享端子相關(guān)聯(lián)的介入平面盤。同樣，nFET 440的源極或S_BP以及nFET 406的漏極或D_AN形成具有到OUT的一個連接的共享端子?？赏ㄟ^單個平面盤(平面盤6)的公共扇區(qū)接入共享端子。因此，通過接入公共平面盤上的多個端子并且通過省略未接入端子的平面盤，可以用僅九個平面盤而不是12個實現(xiàn)支持四個堆疊晶體管的模塊化互連結(jié)構(gòu)。通過以此方式節(jié)約，可以在豎直方向進一步增大晶體管密度。不管晶體管結(jié)構(gòu)和互連的數(shù)量如何，柱的占用面積當(dāng)然將保持不變。同時，使用盡可能少的掩模層在緊湊的整齊組織的列中實現(xiàn)復(fù)雜的多晶體管結(jié)構(gòu)。

圖21A示出了根據(jù)本披露的實施例的功能上相當(dāng)于與非電路400的與非電路430。與與非電路400的線性布局相反，與非電路430的特征在于正方形布局。與非電路430包括OUT連接432、B柵極連接434、A柵極連接436、源極-漏極連接438以及源極連接439。根據(jù)在圖21B中示出的實施例，用被安排在兩個柱中的晶體管實現(xiàn)與非電路430。這個雙柱安排包括如在圖21B的左側(cè)示出的兩個p型晶體管的堆疊和如在圖21B的右側(cè)示出的兩個n型晶體管的堆疊。

在圖21B中示出的每個柱伴隨有相應(yīng)的雙堆疊模塊化互連結(jié)構(gòu)440n、440p，如圖21C所示。兩個過孔A和V_DD延伸通過模塊化互連結(jié)構(gòu)440p的六個平面盤以便提供到在左側(cè)柱中形成的p型晶體管的電接入。三個過孔B、V_SS和OUT延伸通過模塊化互連結(jié)構(gòu)440n的六個平面盤以便提供到在右側(cè)柱中形成的n型晶體管的電接入。通過圖21C中示出的三個交叉連接器432、434、436聯(lián)接模塊化互連結(jié)構(gòu)440n、440p。在本示例中，交叉連接器實現(xiàn)將S_BP耦合到D_AN的OUT連接432、將G_BP耦合到G_BN的B柵極連接434以及將G_AP耦合到G_AN的A柵極連接436。盡管形成交叉連接器傾向于進一步使掩模設(shè)計復(fù)雜，圖21C的雙柱安排的一個優(yōu)點是需要更少的掩模層，這降低了制造成本。另一方面，與圖19D中示出的與非電路400的單柱安排相比，使用雙柱安排的與非電路430的占用面積是兩倍大。

圖22A示出了本領(lǐng)域已知的和之積(POS)塊441。POS塊是在通信、多媒體和圖形應(yīng)用中使用的已知的算術(shù)塊。如所示，僅使用或非布爾邏輯門實現(xiàn)POS塊441以便根據(jù)以下關(guān)系從輸入信號X、Y、X’、Y’和Z產(chǎn)生輸出信號：

F＝(X+Z)(Y’+Z)(X’+Y+Z)

其中，F(xiàn)是和X+Z、Y’+Z以及X’+Y+Z的積，本發(fā)明人已經(jīng)認識到使用在此描述的模塊化互連結(jié)構(gòu)創(chuàng)建由例如在圖22A中示出的或非門配置中耦合的豎直GAA晶體管組成的POS塊的高性能、高密度版本。

圖22A、圖22B、圖22C以及圖22D示出了對四晶體管或非門 電路443的不同表示。圖22B示出了耦合到一起以便形成或非門電路443的四個晶體管的常規(guī)電路圖。圖22C示出了或非門電路443的相應(yīng)的常規(guī)晶體管布局的俯視平面圖。圖22D示出了根據(jù)本披露的實施例的或非門電路443的電路圖。或非門電路443包括第一nFET“AN”442、第二nFET 444“BN”、第一pFET 446“AP”和第二pFET 448“BNP”。pFET 446和448串聯(lián)連接并且nFET 442和444并聯(lián)連接；晶體管AP和AN的柵極端子一起耦合到輸入端A；晶體管BP和BN的柵極端子一起耦合到輸入端B；晶體管AP和BP的漏極端子連結(jié)到V_DD，并且pFET的源極端子一起耦合到輸出端“OUT”。

如圖23A所示，根據(jù)本披露的實施例，用被安排在單柱中的晶體管實現(xiàn)或非門電路443。圖23C示出了根據(jù)一個實施例的被安排為單柱以便形成或非門443的四個豎直堆疊的FET 442、444、446、448。或非門電路443因此被實現(xiàn)為具有防漏電二極管308和四重模塊化互連結(jié)構(gòu)450的四重堆疊GAA納米線。使用類似于用于制造以上所述并且在圖7A至圖10中示出的納米線FET 230的方法200制造或非門電路443。

單柱安排伴隨有四重堆疊模塊化互連結(jié)構(gòu)450，其中，過孔A、B、OUT、V_DD和V_SS延伸通過九個平面盤，如圖23B所示。模塊化互連結(jié)構(gòu)450適用于將四個豎直堆疊的FET 442-448硬接線到期望的或非配置中。一旦形成了或非門構(gòu)建塊，它們可以通過或者硬件或者軟件以模塊化方式配置例如以便形成POS塊441?？商娲?，采用或非門443形式的多個構(gòu)建塊可以由設(shè)計人員用于構(gòu)建定制的高性能、高密度電路。

模塊化互連結(jié)構(gòu)450將或非門的pFET 446、448和nFET 442、444之間的連接實現(xiàn)為耦合九個平面盤的選定扇區(qū)的過孔。每個平面盤被劃分為六個徑向扇區(qū)以便提供到晶體管和防漏電二極管308的觸點。第一柵極連接A被實現(xiàn)為將平面盤2中的徑向扇區(qū)G_AN耦合到平面盤7中的徑向扇區(qū)G_AP的過孔；第二柵極連接B被實現(xiàn)為將 平面盤5中的徑向扇區(qū)G_BN耦合到平面盤8中的徑向扇區(qū)G_BP的過孔；連接OUT被實現(xiàn)為將平面盤3中的徑向扇區(qū)S_AN耦合到平面盤6中的徑向扇區(qū)D_AP的過孔；到電源的連接V_DD被實現(xiàn)為將平面盤1中的徑向扇區(qū)D_AN耦合到平面盤4中的徑向扇區(qū)D_BN的過孔；并且到接地的連接V_SS被實現(xiàn)為接入平面盤9中的徑向扇區(qū)S_BP的過孔。根據(jù)該電路設(shè)計，過孔A、B、V_DD、V_SS和OUT各自在頂部平面盤上延伸，而過孔A、B、V_DD、V_SS和OUT各自僅向下按照需要向遠處延伸。例如，V_DD連接僅向下延伸遠至平面盤4以便接觸徑向扇區(qū)D_BN，而V_SS連接一路向下延伸到平面盤9以便到達徑向扇區(qū)S_BP。

值得注意的是提供到pFET 446的柵極G_AP的電接入的平面盤7與提供到pFET 448的柵極G_BP的電接入的平面盤8相鄰。這樣做是為了提高效率。將pFET 446的源極或S_AP和pFET 448的漏極D_BP形成為一個共享端子，而不是將它們制造為分離的端子。因為如圖22D所示沒有到共享S_AP/D_BP端子的連接，無需提供在模塊化互連結(jié)構(gòu)450中提供到S_AP/D_BP的接入。相應(yīng)地，圖23B示出了提供到pFET的柵極G_AP和G_BP的連接的兩個連續(xù)平面盤7和8，然而，不需要與S_AP/D_BP共享端子相關(guān)聯(lián)的介入平面盤。同樣，nFET 444的源極或S_BN以及pFET 446的漏極或D_AP形成具有到OUT的一個連接的共享端子?？赏ㄟ^單個平面盤(平面盤6)的公共扇區(qū)接入共享端子。因此，通過接入公共平面盤上的多個端子并且通過省略未接入端子的平面盤，可以用僅九個平面盤而不是12個實現(xiàn)支持四個堆疊晶體管的模塊化互連結(jié)構(gòu)。通過以此方式節(jié)約，可以在豎直方向進一步增大晶體管密度。不管晶體管結(jié)構(gòu)和互連的數(shù)量如何，柱的占用面積當(dāng)然將保持不變。同時，使用盡可能少的掩模層在緊湊的整齊組織的列中實現(xiàn)復(fù)雜的多晶體管結(jié)構(gòu)。

圖24A示出了根據(jù)第二實施例的功能上相當(dāng)于或非電路443的或非電路452。與或非門電路443的線性布局相反，或非門電路452的特征在于正方形布局?；蚍情T電路452包括OUT連接460、A柵極連接456、B柵極連接458以及源極連接462。根據(jù)在圖24B中示 出的實施例，用被安排在兩個柱中的晶體管實現(xiàn)或非電路452。這個雙柱安排包括如在圖24B的左側(cè)示出的兩個n型晶體管的堆疊和如在圖24B的右側(cè)示出的兩個p型晶體管的堆疊。

在圖24B中示出的每個柱伴隨有相應(yīng)的雙堆疊模塊化互連結(jié)構(gòu)454n、454p，如圖24C所示。兩個過孔A和V_DD延伸通過模塊化互連結(jié)構(gòu)454n的六個平面盤以便提供到在左側(cè)柱中形成的n型晶體管的電接入。三個過孔B、V_SS和OUT延伸通過模塊化互連結(jié)構(gòu)454p的六個平面盤以便提供到在右側(cè)柱中形成的p型晶體管的電接入。通過圖24C中示出的三個交叉連接器聯(lián)接互連結(jié)構(gòu)454n、p。在本示例中，交叉連接器實現(xiàn)將S_AN耦合到S_BN的OUT連接460、將G_BP耦合到G_BN的B柵極連接458以及將G_AP耦合到G_AN的A柵極連接456。盡管形成交叉連接器456、458、460傾向于進一步使掩模設(shè)計復(fù)雜，雙柱安排的一個優(yōu)點是需要更少的掩模層，這降低了制造成本。另一方面，與單柱或非門電路443安排相比，使用雙柱安排的或非電路452的占用面積是兩倍大。

可以適配其他器件以便利用具有如在此所披露的模塊化互連結(jié)構(gòu)的豎直GAA實現(xiàn)方式的益處。一個這種器件是碳化硅靜態(tài)感應(yīng)晶體管(SiC-SIT)。通常，用于打開并關(guān)閉電流的半導(dǎo)體材料的選擇取決于開關(guān)的操作電壓和必須控制多少電流。硅是用于微電子設(shè)備中的低功率晶體管的優(yōu)越材料。然而，對于高功率應(yīng)用，硅器件的實現(xiàn)方式變得復(fù)雜，并且出現(xiàn)了熱管理問題。

SiC的基礎(chǔ)特性使得其成為用于在升高的溫度下處置高電壓和高電流的更好的襯底選擇。最容易合成的六邊多型SiC(4H和6H)具有較大的間接帶隙(大約3.2eV)以及較大的擊穿電場(2MV cm^–1)以及較高的電子遷移率(900cm2V^–1s^–1)和導(dǎo)熱率(400W m^–1K^–1)。給定這些特性，SiC功率開關(guān)應(yīng)當(dāng)具有比硅開關(guān)好10到100倍的性能。在SiC功率切換器件之間，碳化硅靜態(tài)感應(yīng)晶體管(SiC-SIT)已經(jīng)示出了最令人期望的性能，特征在于超低功率損耗。然而，使用離子注入的SiC-SIT器件的當(dāng)前設(shè)計會造成SiC襯底損壞和可靠性 問題。[矢野浩二(Koji Yano)等人，IEEE Transactions on Electronic Devices，第57卷，第4期，2010年4月，919-926頁；授予奧德克里克(Odekirk)等人的美國專利申請2011/0049532A1]。同樣，晶體管中的保護環(huán)設(shè)計極大地增加了芯片面積。進一步地，與將器件收縮在納米范圍內(nèi)相反，與常規(guī)互連相關(guān)聯(lián)的約束將SiC-SIT器件的大小限制在微米的范圍內(nèi)。

圖25是流程圖，示出了根據(jù)在此描述的實施例制造豎直GAA SiC-SIT晶體管和相關(guān)聯(lián)的模塊化互連結(jié)構(gòu)的示例性方法500的步驟序列。包括外延生長的納米線的GAA實現(xiàn)方式可以沒有注入物以便防止對SiC襯底的損壞。進一步地，在SiC-SIT的GAA設(shè)計中包括ESD二極管348和防漏電二極管308可以在不增加芯片面積的情況下保護晶體管不受高電壓和高電流影響。在圖26B-30C中示出了部分形成的GAA SiC-SIT器件。每一組附圖示出了柵極電極和徑向扇區(qū)G的俯視平面圖以及器件沿著橫向于彼此的切線的兩個橫截面視圖，如俯視平面圖中所指示的。

在502，在300微米厚的SiC襯底522中形成漏極區(qū)域526，如圖26A-26D所示。SiC襯底令人期望地具有4H多型，但是還可以是6H、3C或任何其他合適的SiC多型。襯底層優(yōu)選地是具有小于0.10歐姆—厘米(ohm-cm)的電阻性的n型。在SiC襯底522上形成第一層間電介質(zhì)(ILD)524，第一ILD 524在任何地方具有在約2nm-16μm的寬范圍內(nèi)厚度。ILD 524可以是例如氧化物(諸如SiO₂)或低k電介質(zhì)材料(諸如OMCATS，具有在約2.4-2.8范圍內(nèi)的介電常數(shù))或任何其他合適的電介質(zhì)材料。

在504，溝槽被蝕刻通過第一ILD 524到達SiC襯底522中。溝道可以在任何地方具有在約2nm-8μm寬范圍內(nèi)的直徑。然后在溝槽中生長外延SiC以便形成在第一ILD 524的頂部表面上方稍微延伸的外延柱。外延SiC摻雜有多晶以便創(chuàng)建具有兩個層的n+區(qū)域。第一層令人期望地具有在約5.0E17cm^-3-1.0E19cm^-3范圍內(nèi)的摻雜濃度和在約0.0025-1.0μm范圍內(nèi)的厚度。第二層令人期望地具有 在約1.0E15cm^-3-1.0E17cm^-3范圍內(nèi)的摻雜濃度和在約0.0025-1.0μm范圍內(nèi)的厚度。然后通過CMP工藝對外延柱進行平面化以便在電介質(zhì)層524上停止。

圖26A示出了沿著外延柱的豎直長度從在柱的底部的漏極通過柵極區(qū)域520到柱的頂部的源極區(qū)域的期望的摻雜濃度曲線521。摻雜濃度曲線521可以被工程化為使得a)在源極和漏極區(qū)域中，摻雜濃度更高以便減少電流泄露并減少接觸電阻；以及b)在柵極區(qū)域中，摻雜濃度更低以便減少p-n結(jié)邊界處的晶格適配以便在結(jié)處維持最佳晶體質(zhì)量。進一步需要注意的是在柵極區(qū)域的邊緣處，其中，摻雜濃度曲線是最陡峭的并且因此摻雜劑擴散將是最有可能的，間隔物用于防止ILD擊穿。

在506，根據(jù)在圖27A-27中示出的一個實施例，通過雙鑲嵌工藝形成環(huán)形漏極觸點和徑向扇區(qū)D。首先在漏極區(qū)域526周圍蝕刻環(huán)形漏極溝槽。然后以常用的方式在漏極溝槽中沉積金屬，首先為溝槽加Ti和/或TiN內(nèi)襯525并且然后用塊金屬527(諸如鎢)填充溝槽。然后通過選擇性沉積形成金屬帽蓋529。金屬帽蓋529令人期望地由與內(nèi)襯525相同的材料制成。金屬帽蓋529然后被拋光到第一ILD 524的高度。根據(jù)在圖27B和圖27C中示出的一個實施例，然后通過沉積第二ILD 528覆蓋漏極觸點D。第一和第二ILD層的總電介質(zhì)厚度在約.0005μm-5μm的范圍內(nèi)。

在508，根據(jù)在圖27B和圖27C中示出的本披露的實施例，形成在其中具有p-n結(jié)的SiC溝道區(qū)域532。首先，在第二ILD 528中形成溝道區(qū)域。間隔物530然后被沉積到溝道溝槽中。間隔物530可以由SiN或高k材料(諸如例如HfO₂)制成。間隔物530在任何地方具有在約2nm-800nm范圍內(nèi)的厚度。然后在溝道溝槽中將外延SiC生長為外延柱的延伸。外延SiC溝道區(qū)域532原位摻雜有濃度在約1.0E16cm^-3-1.0E18cm^-3范圍內(nèi)的負離子。SiC溝道區(qū)域532然后被平面化以便在第二ILD 528上停止。

接下來，第二ILD 528在金屬漏極觸點D上方被蝕刻回目標厚 度，如圖28B和圖28C所示。間隔物530然后被選擇性地蝕刻以便暴露n型SiC柱的溝道區(qū)域532。溝道區(qū)域532然后被各向同性地蝕刻以便移除n型SiC材料的外部部分。然后用具有在約.0005μm-5μm范圍內(nèi)的厚度的p型SiC替換外部部分。通過選擇性外延生長從n型SiC外部形成p型SiC。在選擇性外延生長期間，SiC原位摻雜有硼離子。p型SiC的摻雜濃度在約1E16cm^-3-1E18cm^-3的范圍。

在510，根據(jù)在圖29B和圖29C中示出的一個實施例，通過雙鑲嵌工藝形成環(huán)形金屬柵極和徑向扇區(qū)柵極觸點G。用于創(chuàng)建環(huán)形金屬柵極的工藝類似于以上在506所描述的用于形成環(huán)形漏極觸點D的工藝。然而，用于金屬柵極的內(nèi)襯材料令人期望地是鈦并且柵極觸點G的塊材料是鎢。鈦將在金屬柵極和p型SiC的邊界處形成硅化鈦。在這種情況下，柵極氧化物是不必要的，并且環(huán)形金屬柵極被準許直接接觸SiC溝道，如圖29A-29C所示。根據(jù)在圖29B和圖29C中示出的實施例，然后用第三ILD 535覆蓋漏極觸點G。

在512，N+源極區(qū)域537被形成為外延柱的延伸，如圖29B和圖29C所示。首先，在第三ILD 535中形成在任何地方具有在范圍2nm-16μm內(nèi)的厚度的源極溝槽。具有匹配現(xiàn)有外延柱的直徑的直徑的溝槽被蝕刻通過第三ILD 535。然后在溝槽的壁上沉積間隔物，如上所述。然后在溝槽中生長外延SiC以便在第三ILD 535的頂部表面上方稍微延伸外延柱。像漏極區(qū)域526，外延SiC摻雜有磷以便創(chuàng)建具有兩個層的N+區(qū)域。第一層令人期望地具有在約1.0E15cm^-3–1.0E17cm^-3范圍內(nèi)的摻雜濃度和在約0.0001μm–15.0μm范圍內(nèi)的厚度。第二層令人期望地具有在約5.0E17cm^-3–1.0E19cm^-3范圍內(nèi)的摻雜濃度和在約0.0025μm–1.0μm范圍內(nèi)的厚度。然后通過CMP工藝對外延柱進行平面化以便在第三ILD 535上停止。

在514，根據(jù)在圖30A-30C中示出的一個實施例，通過雙鑲嵌工藝形成環(huán)形源極和徑向扇區(qū)源極觸點S。用于創(chuàng)建環(huán)形源極觸點的工藝類似于以上在506描述的用于形成環(huán)形漏極觸點D的工藝，其中，接觸金屬包括金屬內(nèi)襯、塊金屬和金屬帽蓋536。還在最終俯視平面 圖、圖30A中示出了金屬帽蓋536。值得注意的是圖30A和圖30C還示出了耦合到延伸焊盤180的示例性過孔538。

圖31A是包括三個SiC-SIT晶體管、ESD類型晶體管348和防漏電類型二極管308的三晶體管電路590的電路圖。在圖31B中示出了三晶體管電路590的GAA實現(xiàn)方式。電路590的GAA實現(xiàn)方式包括進而堆疊在二極管AL和ESD上的三個SiC-SIT的單柱堆疊安排。可以根據(jù)在圖31A中示出的示意圖使用在圖31B中的橫截面示出的包括十一個平面盤的模塊化互連結(jié)構(gòu)耦合單柱安排。圖31C示出了包括耦合到金屬柵極G的徑向扇區(qū)的中間平面盤中的有代表性的平面盤。

可以被實現(xiàn)為具有在此披露的模塊化互連結(jié)構(gòu)的豎直GAA的另一個器件是氧化硅氮氧化硅(SONOS)浮柵存儲器。SONOS器件是與閃存RAM緊密相關(guān)聯(lián)的非易失性存儲器類型。SONOS存儲器裝置通過使用氮化硅(Si₃N₄)而不是用于電荷存儲材料的多晶硅區(qū)別于常規(guī)的閃存存儲器。SONOS的進一步的變體是高k硅氮氧化硅(SHINOS)器件。

SONOS當(dāng)前是活躍的研發(fā)領(lǐng)域，因為SONOS提供比基于多晶硅的閃存存儲器的更低的編程電壓和更高的編程/擦除周期持續(xù)時間并且因此SONOS器件可以用于專用的軍事和太空系統(tǒng)，由于Si₃N₄的優(yōu)越的輻射強度特性。一個挑戰(zhàn)是找到用于高密度SONOS存儲器陣列的有效互連。在一些常規(guī)的SONOS存儲器陣列中，僅三分之一的面積用于陣列并且三分之二用于互連[H.田中(H.Tanaka)等人：“用于超高密度閃存存儲器的穿孔和插拔工藝的位成本可擴展技術(shù)(Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory)”2007Symposium on VLSI Technology Digest of Technical Papers，p14-15]。

具有在此描述的模塊化互連結(jié)構(gòu)的GAA SONOS器件可以顯著地提高存儲器陣列面積與互連面積之比。同樣，GAA SONOS器件可以提供降低的總電容和提高的存儲器存取速度。進一步地，被實現(xiàn) 為GAA晶體管的浮柵器件特征在于極大地提高的浮柵面積。添加防漏電和ESD二極管可以進一步提高SONOS器件的可靠性。最終，與模塊化互連結(jié)構(gòu)相關(guān)聯(lián)的更低接觸電阻可以使SONOS器件受益。

圖32示出了常規(guī)的SONOS浮柵存儲器裝置580的剖面示意圖。在已經(jīng)在其中形成n型源極區(qū)域和漏極區(qū)域583、585的p型襯底582上構(gòu)建存儲器裝置580。在包括兩個氧化物層以及布置在這些氧化物層之間的SiN層的三層?xùn)艠O電介質(zhì)之上形成柵極584。位線586耦合到漏極區(qū)域585。源極線588耦合到源極區(qū)域583。字線耦合到柵極584。

圖33是示出根據(jù)本披露的實施例制造具有相關(guān)聯(lián)的模塊化互連結(jié)構(gòu)的SONOS器件的豎直GAA實現(xiàn)方式的方法600的步驟序列的流程圖。圖34A-36B示出了在根據(jù)方法600的制造過程中豎直GAA SONOS器件和相關(guān)聯(lián)的電連接的橫截面視圖。

在602，在半導(dǎo)體襯底614中形成襯底二極管，如圖34A所示。半導(dǎo)體襯底614可以是p硅，其中，通過注入濃度為1.0E16–3.0E20的具有2.0E19的目標濃度的磷或砷形成N⁺區(qū)域616。在襯底614的頂部形成絕緣層618(例如，2-10-nm厚的氮化硅或氮氧化硅層)。接下來，在絕緣層618的頂部沉積厚約2nm-50nm范圍的第三ILD層620。ILD可以是例如具有在約2.4-2.8范圍內(nèi)的介電常數(shù)的低k電介質(zhì)材料。然后通過對ILD 620和絕緣層618進行圖案化來形成開口622，暴露N⁺區(qū)域616。開口622具有在約2nm-30nm范圍內(nèi)的寬度。

在604，形成外延源極端子624，如圖34B所示。源極端子624是N⁺區(qū)域616在橫向于襯底614的頂部表面的方向上的外延生長延伸。然后，在外延源極端子624周圍形成具有在約8nm-40nm范圍內(nèi)的半徑的溝槽626，如圖34B所示。然后在溝槽626中沉積溝槽內(nèi)襯(例如，Ti/TiN)然后是塊金屬628(例如，W)以便形成到源極端子624的環(huán)形金屬觸點S。

在606，在源極端子624上堆疊底部柵極，如圖34C、34D所示。 首先，升高ILD 620，形成與先前開口622的大小匹配的開口，并且生長外延硅以便填充該開口，從而形成底部溝道區(qū)域634?？梢暂p摻雜底部溝道區(qū)域634。ILD 620然后被平面化以便在環(huán)形源極觸點上停止。最終，通過例如等離子氣相沉積(PVD)在底部溝道區(qū)域634的各側(cè)形成高k柵極氧化物632(例如，厚度為2nm-40nm的二氧化鉿(HfO₂))。接下來，ILD 620被再次升高，并且如圖34C所示，形成溝槽636以便容納如圖34D所示的包繞金屬柵極和環(huán)形柵極觸點BG。接下來，再次通過升高ILD 620、形成溝槽以便接下來添加到柱并且通過將柱拋光回與ILD的頂部表面齊平，豎直地延伸溝道642以便形成如上所述的柱。

在608，形成第一控制柵極CG₁，作為在圖35中示出的多層環(huán)形結(jié)構(gòu)。在一個實施例中，通過雙鑲嵌工藝形成第一控制柵極CG₁以便包括三個同心環(huán)形層：包繞溝道642的內(nèi)部環(huán)形層644是第一柵極氧化物層；8nm-15nm厚的中間環(huán)形層646是Si₃N₄浮柵；并且外部環(huán)形層648是第二柵極氧化物層。每個柵極氧化物層可以或者是通過PVD形成的厚2nm-20nm的高k柵極氧化物或者是厚2nm-40nm的低壓化學(xué)氣相沉積(LPCVD)氧化物。控制柵極具有比在本示例中示出并描述的更多或更少的層和/或不同類型的層。然后形成溝槽643以便容納到第一多層環(huán)形控制柵極CG₁的環(huán)形控制柵極觸點CG，如圖35、圖36所示。環(huán)形控制柵極觸點CG分別類似于環(huán)形源極觸點和底部柵極觸點S和BG?？梢灾貜?fù)形成第一控制柵極CG₁和相關(guān)聯(lián)的環(huán)形控制柵極觸點CG以便沿著中心柱或溝道642形成n個控制柵極。在圖37A-37C中示出了三個有代表性的控制柵極。

在610，在完成期望數(shù)量的控制柵極之后，以類似的方式將上部柵極和環(huán)形上部柵極觸點UG形成為底部柵極和環(huán)形底部柵極觸點BG。在圖37C中示出了完成的上部柵極。

在612，在柵極上堆疊外延漏極656和相關(guān)聯(lián)的環(huán)形漏極觸點D，以類似于源極端子624和環(huán)形源極觸點S的方式。ILD 620被平面化 以便在漏極656上停止，如圖37C所示。

圖37A-37C分別示出了用于完成的豎直GAA SONOS存儲器單元的模塊化互連結(jié)構(gòu)的示意圖、晶體管橫截面視圖和橫截面視圖。豎直GAA SONOS存儲器單元具有通過過孔660提供的源極連接和通過過孔662提供的漏極連接。豎直GAA SONOS存儲器單元可以包括耦合到源極S并且通過過孔AL可接入的防漏電二極管。

將理解的是，盡管出于說明的目的在此描述了本披露的多個特定的實施例，在不背離本披露的精神和范圍的情況下可以進行各種修改。相應(yīng)地，除所附權(quán)利要求書之外，本披露不受限制。

鑒于以上詳細的描述，可以對這些實施例做出這些和其他改變。一般而言，在以下權(quán)利要求書中，所使用的術(shù)語不應(yīng)當(dāng)被解釋為將權(quán)利要求書局限于本說明書和權(quán)利要求書中所披露的特定實施例，而是應(yīng)當(dāng)被解釋為包括所有可能的實施例、連同這些權(quán)利要求有權(quán)獲得的等效物的整個范圍。因此，權(quán)利要求書并不受到本披露的限制。

以上所描述的各個實施例可以被組合以提供進一步的實施例。在本說明書中所提及的和/或在申請資料表中所列出的所有美國專利、美國專利申請出版物、美國專利申請、國外專利、國外專利申請和非專利出版物都以其全文通過引用并入本文。如果有必要，可以對實施例的各方面進行修改，以采用各專利、申請和公開的概念來提供更進一步的實施例。