1.一種設(shè)備，包括：
襯底，所述襯底具有襯底表面；
多個(gè)晶體管，每個(gè)晶體管具有在橫向于所述襯底表面的方向上從所述襯底向外延伸的源極端子、柵極端子和漏極端子；以及
模塊化互連結(jié)構(gòu)，所述模塊化互連結(jié)構(gòu)耦合到所述多個(gè)晶體管中的所選晶體管的所選端子，所述模塊化互連結(jié)構(gòu)包括：
多個(gè)環(huán)形觸點(diǎn)，每個(gè)環(huán)形觸點(diǎn)與所述多個(gè)晶體管中的所述所選晶體管的所述端子中的一個(gè)端子對(duì)準(zhǔn)并耦合到其上；
多個(gè)徑向扇區(qū)，每個(gè)徑向扇區(qū)耦合到所述環(huán)形觸點(diǎn)中的一個(gè)環(huán)形觸點(diǎn)并且在與所述端子中的對(duì)應(yīng)端子對(duì)準(zhǔn)的平面中形成導(dǎo)電域；以及
多個(gè)過孔，所述多個(gè)過孔耦合到所述導(dǎo)電域中的所選導(dǎo)電域，所述過孔基本上橫向于所述襯底表面對(duì)準(zhǔn)。
2.如權(quán)利要求1所述的設(shè)備，其中，所述襯底是摻雜的。
3.如權(quán)利要求2所述的設(shè)備，進(jìn)一步包括在所述摻雜襯底中形成的阱，所述阱具有與所述摻雜襯底相反的極性，所述阱和所述摻雜襯底形成被配置成用于減少到所述襯底的電流泄露的二極管。
4.如權(quán)利要求1所述的設(shè)備，其中，所述晶體管包括外延半導(dǎo)體柱，每個(gè)晶體管包括：
外延堆疊源極和漏極端子；
外延溝道，所述外延溝道在所述源極與漏極端子之間延伸；以及
柵極電介質(zhì)；以及
圓柱形柵極端子，所述圓柱形柵極端子環(huán)繞所述外延溝道，所述圓柱形柵極端子通過所述柵極電介質(zhì)與所述外延溝道間隔開。
5.如權(quán)利要求4所述的設(shè)備，其中，每個(gè)柱的寬度尺寸在約0.03μm與1.0μm的范圍內(nèi)。
6.如權(quán)利要求4所述的設(shè)備，其中，所述柵極電介質(zhì)是高k柵極氧化物。
7.如權(quán)利要求6所述的設(shè)備，其中，所述高k氧化物具有在2nm與800nm范圍內(nèi)的厚度以及在2nm與2μm范圍內(nèi)的長(zhǎng)度。
8.如權(quán)利要求4所述的設(shè)備，其中，每個(gè)晶體管包括金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)、隧穿場(chǎng)效應(yīng)晶體管(TFET)、氧化硅氮氧化硅(SONOS)器件、絕緣體上硅(SOI)器件以及靜態(tài)感應(yīng)晶體管(SIT)中的一者或多者。
9.如權(quán)利要求1所述的設(shè)備，其中，所述襯底包括硅、碳化硅(SiC)和掩埋氧化物(BOX)中的一種或多種。
10.如權(quán)利要求1所述的設(shè)備，其中，該模塊化互連結(jié)構(gòu)根據(jù)包括堆疊在全環(huán)柵COMS晶體管上的全環(huán)柵TFET的電路設(shè)計(jì)耦合到所述多個(gè)晶體管中的所述所選晶體管的所述所選端子。
11.如權(quán)利要求4所述的設(shè)備，進(jìn)一步包括布置在所述襯底和所述多個(gè)晶體管中的至少一個(gè)晶體管之間的附加端子，所述附加端子被配置成用于保護(hù)所述晶體管不受靜電放電影響。
12.如權(quán)利要求1所述的設(shè)備，其中，該模塊化互連結(jié)構(gòu)根據(jù)使用和之積塊中的或非門實(shí)現(xiàn)布爾邏輯的電路設(shè)計(jì)耦合到所述多個(gè)晶體管中的所述所選晶體管的所述所選端子。
13.如權(quán)利要求12所述的設(shè)備，其中，每個(gè)或非門包括以單柱安排堆疊的豎直晶體管。
14.如權(quán)利要求12所述的設(shè)備，其中，每個(gè)或非門包括以雙柱安排堆疊的豎直晶體管。
15.如權(quán)利要求1所述的設(shè)備，其中，該模塊化互連結(jié)構(gòu)根據(jù)使用積之和塊中的與非門實(shí)現(xiàn)布爾邏輯的電路設(shè)計(jì)耦合到所述多個(gè)晶體管中的所述所選晶體管的所述所選端子。
16.如權(quán)利要求15所述的設(shè)備，其中，每個(gè)與非門包括以單柱安排堆疊的豎直晶體管。
17.如權(quán)利要求15所述的設(shè)備，其中，每個(gè)與非門包括以雙柱安排堆疊的豎直晶體管。
18.如權(quán)利要求1所述的設(shè)備，包括堆疊在COMS晶體管上、堆疊在二極管上的隧穿場(chǎng)效應(yīng)晶體管。
19.如權(quán)利要求1所述的設(shè)備，其中，所述模塊化互連結(jié)構(gòu)進(jìn)一步包括耦合到所述徑向扇區(qū)并且從所述徑向扇區(qū)徑向地向外延伸的域延伸焊盤。
20.如權(quán)利要求19所述的設(shè)備，其中，所述域延伸焊盤呈徑向輻條的形狀。
21.如權(quán)利要求19所述的設(shè)備，其中，所述模塊化互連結(jié)構(gòu)進(jìn)一步包括耦合到所述域延伸焊盤的放大過孔著陸焊盤。
22.如權(quán)利要求21所述的設(shè)備，其中，所述放大過孔著陸焊盤是圓形的。
23.如權(quán)利要求21所述的設(shè)備，其中，所述模塊化互連結(jié)構(gòu)根據(jù)包括安排在耦合到所述導(dǎo)電域的導(dǎo)電環(huán)的圓周周圍的附加放大過孔著陸焊盤的電路設(shè)計(jì)耦合到所述多個(gè)晶體管中的所述所選晶體管的所述所選端子。
24.如權(quán)利要求1所述的設(shè)備，其中，所述模塊化互連結(jié)構(gòu)進(jìn)一步包括耦合到所述導(dǎo)電域的與位于所述襯底上的豎直晶體管的不同端子相關(guān)聯(lián)的導(dǎo)線。
25.如權(quán)利要求21所述的設(shè)備，其中，所述環(huán)形觸點(diǎn)、徑向扇區(qū)、域延伸焊盤、放大過孔著陸焊盤以及過孔中的一者或多者包括鈦、氮化鈦、鎢、銅、鋁、銀、金、鉑、鉭、鎳、鈷、鉻及其合金中的一種或多種。
26.一種設(shè)備，包括：
半導(dǎo)體襯底；
多個(gè)豎直晶體管，所述多個(gè)豎直晶體管被形成為沿著橫向于所述半導(dǎo)體襯底的表面的對(duì)應(yīng)的軸線延伸的半導(dǎo)體柱；以及
互連結(jié)構(gòu)，所述互連結(jié)構(gòu)耦合到所述豎直晶體管的所選端子，所述互連結(jié)構(gòu)提供：
導(dǎo)電域，所述導(dǎo)電域與所述豎直晶體管的所述所選端子水平共面，以及
過孔，所述過孔基本上平行于所述軸線延伸，所述過孔耦合到所述導(dǎo)電域中的所選導(dǎo)電域。
27.如權(quán)利要求26所述的設(shè)備，其中，所述互連結(jié)構(gòu)具有徑向幾何結(jié)構(gòu)。
28.如權(quán)利要求26所述的設(shè)備，其中，所述導(dǎo)電域包括環(huán)形觸點(diǎn)、徑向扇區(qū)、域延伸焊盤、放大過孔著陸焊盤以及導(dǎo)線中的一者或多者。
29.一種設(shè)備，包括：
硅襯底；
多個(gè)豎直晶體管，所述多個(gè)豎直晶體管形成在所述硅襯底上；以及
模塊化互連結(jié)構(gòu)，其中，經(jīng)由同軸環(huán)形金屬觸點(diǎn)電接入所述豎直晶體管的端子。
30.如權(quán)利要求29所述的設(shè)備，其中，所述豎直晶體管是金屬氧化物半導(dǎo)體晶體管。
31.如權(quán)利要求29所述的設(shè)備，其中，所述豎直晶體管是全環(huán)柵場(chǎng)效應(yīng)晶體管。
32.一種導(dǎo)電路徑，包括：
第一導(dǎo)電域，所述第一導(dǎo)電域耦合到第一平面中的第一導(dǎo)電環(huán)；
第二導(dǎo)電域，所述第二導(dǎo)電域耦合到基本上平行于所述第一平面的第二平面中的第二導(dǎo)電環(huán)；納米線，所述納米線耦合到所述第一和第二導(dǎo)電環(huán)，所述納米線橫向于所述第一和第二平面延伸。
33.如權(quán)利要求32所述的導(dǎo)電路徑，進(jìn)一步包括：
過孔，所述過孔耦合到所述第一和第二導(dǎo)電域，所述過孔基本上平行于所述納米線對(duì)準(zhǔn)。
34.如權(quán)利要求32所述的導(dǎo)電路徑，其中，所述導(dǎo)電域呈徑向扇區(qū)的形狀。
35.如權(quán)利要求34所述的導(dǎo)電路徑，其中，所述導(dǎo)電域進(jìn)一步包括多個(gè)扇出延伸輻條，每個(gè)輻條耦合到放大過孔著陸焊盤。
36.如權(quán)利要求32所述的導(dǎo)電路徑，其中，所述導(dǎo)電域是金屬的。
37.如權(quán)利要求32所述的導(dǎo)電路徑，其中，所述導(dǎo)電域包括半導(dǎo)體材料。
38.如權(quán)利要求32所述的導(dǎo)電路徑，其中，所述納米線包括開關(guān)。
39.如權(quán)利要求32所述的導(dǎo)電路徑，其中，所述納米線包括晶體管的溝道。
40.如權(quán)利要求32所述的導(dǎo)電路徑，其中，每個(gè)導(dǎo)電環(huán)與晶體管的端子對(duì)準(zhǔn)。
41.如權(quán)利要求39所述的導(dǎo)電路徑，其中，所述納米線的一部分由同軸晶體管柵極環(huán)繞。
42.一種集成電路，所述集成電路包括如權(quán)利要求41所述的導(dǎo)電路徑。
43.一種方法，包括：
在硅襯底上形成晶體管，所述晶體管包括源極端子、漏極端子和柵極端子；并且
形成用于耦合所述晶體管的互連結(jié)構(gòu)，所述互連結(jié)構(gòu)包括對(duì)應(yīng)于所述源極端子、所述漏極端子和所述柵極端子中的每一個(gè)端子的電觸點(diǎn)，所述形成所述互連結(jié)構(gòu)包括直接在形成所述源極端子、所述漏極端子和所述柵極端子中的每一個(gè)端子之后形成所述電觸點(diǎn)。
44.如權(quán)利要求43所述的方法，其中，所述晶體管在橫向于所述硅襯底的表面的方向上延伸。
45.如權(quán)利要求43所述的方法，其中，所述晶體管是豎直全環(huán)柵晶體管。
46.一種方法，包括：
通過從襯底的表面外延生長(zhǎng)出柱來形成豎直晶體管的摻雜源極區(qū)域；
形成環(huán)形源極觸點(diǎn)；
通過雙鑲嵌工藝將一個(gè)或多個(gè)徑向?qū)щ娪蝰詈系剿鲈礃O觸點(diǎn)并且耦合到一個(gè)或多個(gè)過孔；
用第一層間電介質(zhì)覆蓋所述摻雜源極區(qū)域；
在所述層間電介質(zhì)中形成溝槽，暴露所述柱；
用柵極電介質(zhì)對(duì)所述溝槽的壁進(jìn)行加襯；
通過進(jìn)一步延伸所述柱的外延生長(zhǎng)形成所述豎直晶體管的溝道；
形成環(huán)形金屬柵極；
通過雙鑲嵌工藝將一個(gè)或多個(gè)徑向?qū)щ娪蝰詈系剿鼋饘贃艠O并且耦合到一個(gè)或多個(gè)過孔；
用第二層間電介質(zhì)覆蓋所述環(huán)形柵極；
在所述第二層間電介質(zhì)中形成漏極溝槽，暴露所述柱；
通過進(jìn)一步延伸所述柱的外延生長(zhǎng)形成所述豎直晶體管的摻雜漏極區(qū)域；
形成環(huán)形漏極觸點(diǎn)；并且
通過雙鑲嵌工藝將一個(gè)或多個(gè)徑向?qū)щ娪蝰詈系剿霏h(huán)形漏極觸點(diǎn)并且耦合到一個(gè)或多個(gè)過孔。
47.如權(quán)利要求46所述的方法，進(jìn)一步包括通過以下方式在所述襯底中形成二極管：
用具有第一極性的離子來摻雜所述襯底；并且
在所述襯底中形成阱，所述阱具有與所述第一極性相反的第二極性。
48.如權(quán)利要求47所述的方法，其中，所述襯底包括硅、碳化硅(SiC)、砷化鎵(GaAs)或磷化銦(InP)中的一種或多種。
49.如權(quán)利要求47所述的方法，其中，具有第一極性的所述離子是硼離子，并且所述阱具有負(fù)極性。
50.如權(quán)利要求46所述的方法，其中，所述步驟形成豎直堆疊晶體管的混合對(duì)。
51.如權(quán)利要求50所述的方法，其中，所述豎直堆疊晶體管的混合對(duì)包括TFET、pFET、nFET和二極管中的兩者或更多者。
52.如權(quán)利要求46所述的方法，其中，形成所述導(dǎo)電域包括形成徑向扇區(qū)、徑向輻條和放大過孔著陸焊盤中的一者或多者。
53.一種方法，包括：
通過從襯底的表面外延生長(zhǎng)出柱來形成豎直晶體管的摻雜漏極區(qū)域；
通過雙鑲嵌工藝形成環(huán)形漏極觸點(diǎn)、一個(gè)或多個(gè)徑向?qū)щ娪蛞约耙粋€(gè)或多個(gè)過孔；
用第一層間電介質(zhì)覆蓋所述摻雜漏極區(qū)域；
在所述層間電介質(zhì)中形成溝槽，暴露所述柱；
用間隔物對(duì)所述溝槽的壁進(jìn)行加襯；
使用選擇性外延生長(zhǎng)工藝形成所述豎直晶體管的p-n結(jié)溝道；
通過雙鑲嵌工藝形成環(huán)形金屬柵極、一個(gè)或多個(gè)徑向?qū)щ娪蛞约耙粋€(gè)或多個(gè)過孔；
用第二層間電介質(zhì)覆蓋所述柵極；
在所述第二層間電介質(zhì)中形成源極溝槽，暴露所述柱；
通過進(jìn)一步延伸所述柱的外延生長(zhǎng)形成所述豎直晶體管的摻雜源極區(qū)域；并且
通過雙鑲嵌工藝形成環(huán)形源極觸點(diǎn)、一個(gè)或多個(gè)徑向?qū)щ娪蛞约耙粋€(gè)或多個(gè)過孔。
54.如權(quán)利要求53所述的方法，進(jìn)一步包括通過以下方式在所述襯底中形成二極管：
用具有第一極性的離子來摻雜所述襯底；并且
在所述襯底中形成阱，所述阱具有與所述第一極性相反的第二極性。
55.如權(quán)利要求54所述的方法，其中，所述襯底包括硅、碳化硅(SiC)、砷化鎵(GaAs)或磷化銦(InP)中的一種或多種。
56.如權(quán)利要求54所述的方法，其中，具有第一極性的所述離子是硼離子，并且所述阱具有負(fù)極性。
57.如權(quán)利要求53所述的方法，其中，形成所述徑向?qū)щ娪虬ㄐ纬蓮较蛏葏^(qū)、徑向輻條和放大過孔著陸焊盤中的一者或多者。
58.如權(quán)利要求53所述的方法，其中，形成所述摻雜源極區(qū)域和所述摻雜漏極區(qū)域中的一者或兩者需要形成具有不同摻雜濃度的多個(gè)層。
59.如權(quán)利要求58所述的方法，其中，所述多個(gè)層中的一個(gè)層具有在5.0E 17cm-3至1.0E 19cm-3范圍內(nèi)的摻雜濃度。
60.如權(quán)利要求58所述的方法，其中，所述多個(gè)層中的一個(gè)層具有在1.0E 15cm-3至1.0E 17cm-3范圍內(nèi)的摻雜濃度。
61.如權(quán)利要求58所述的方法，其中，所述多個(gè)層中的一個(gè)層具有在.0025μm至1.0μm范圍內(nèi)的厚度。
62.如權(quán)利要求58所述的方法，其中，所述多個(gè)層中的一個(gè)層具有在.0001μm至15.0μm范圍內(nèi)的厚度。
63.一種方法，包括：
將二極管形成為相反摻雜的半導(dǎo)體襯底中的摻雜阱；
通過外延生長(zhǎng)在相對(duì)于所述半導(dǎo)體襯底的橫向方向上延伸的半導(dǎo)體柱來形成源極端子；
形成堆疊在所述源極端子的頂部上的底部柵極端子；
形成依次堆疊在所述底部柵極端子的頂部上的一個(gè)或多個(gè)控制柵極端子；
形成堆疊在所述控制柵極端子的頂部上的上部柵極端子；并且
形成堆疊在所述上部柵極端子的頂部上的外延漏極端子。
64.如權(quán)利要求63所述的方法，其中，形成所述器件的每個(gè)柵極端子包括：
用層間電介質(zhì)覆蓋下層端子；
在所述層間電介質(zhì)中形成溝槽，暴露所述柱；
在豎直方向上恢復(fù)所述柱的外延生長(zhǎng)；并且
通過雙鑲嵌工藝形成環(huán)形觸點(diǎn)、至少一個(gè)導(dǎo)電域以及至少一個(gè)過孔。
65.如權(quán)利要求64所述的方法，其中，形成每個(gè)控制柵極端子進(jìn)一步包括圍繞外延硅芯形成高k材料層、Si3N4層和氧化物層。
66.如權(quán)利要求63所述的方法，其中，所述Si3N4層具有在8nm至15nm范圍內(nèi)的厚度。
67.如權(quán)利要求63所述的方法，其中，所述氧化物層具有在2nm至40nm范圍內(nèi)的厚度。
68.如權(quán)利要求63所述的方法，其中，所述高k材料層具有在2nm至20nm范圍內(nèi)的厚度。
69.如權(quán)利要求63所述的方法，其中，所述硅芯具有在2nm至200nm范圍內(nèi)的直徑。
70.一種器件，包括：
摻雜半導(dǎo)體襯底；
在所述摻雜襯底中的阱，所述阱摻雜有具有相對(duì)于所述摻雜襯底相反的極性的離子，所述摻雜阱和所述摻雜襯底形成襯底二極管；
源極端子，所述源極端子被形成為在相對(duì)于所述摻雜襯底的表面的橫向方向上延伸的外延半導(dǎo)體柱；
底部柵極端子，所述底部柵極端子堆疊在所述源極端子上；
多個(gè)控制柵極端子，所述多個(gè)控制柵極端子依次堆疊在所述底部柵極端子上；
上部柵極端子，所述上部柵極端子堆疊在所述控制柵極端子上，以便控制所述半導(dǎo)體柱內(nèi)的電流；
外延漏極端子，所述外延漏極端子堆疊在所述上部柵極端子上；以及
層間電介質(zhì)，所述層間電介質(zhì)將所述端子彼此電絕緣。
71.如權(quán)利要求70所述的器件，進(jìn)一步包括模塊化互連結(jié)構(gòu)，所述模塊化互連結(jié)構(gòu)被配置成用于提供對(duì)所述堆疊端子中的每個(gè)端子的電接入。
72.如權(quán)利要求71所述的器件，其中，所述模塊化互連結(jié)構(gòu)具有徑向幾何結(jié)構(gòu)，包括多個(gè)平面盤，每個(gè)平面盤具有與所述堆疊端子中的至少一個(gè)端子電通信的環(huán)形環(huán)觸點(diǎn)、至少一個(gè)導(dǎo)電域以及至少一個(gè)過孔。
73.如權(quán)利要求72所述的器件，其中，與所述控制柵極端子相對(duì)應(yīng)的所述環(huán)形環(huán)觸點(diǎn)包括多個(gè)同心的環(huán)形層。