本發(fā)明涉及一種InP PIN光電探測器集成器件的制作方法，屬于半導體制造領域。
背景技術：
進入二十一世紀以來，社會邁入了超高速發(fā)展的信息時代，全球數據業(yè)務呈現爆炸式增長，對網絡帶寬的需求飛速增長,這為傳統(tǒng)電信業(yè)務的迅速發(fā)展提供了新的挑戰(zhàn)和機遇。進入2015年，中央提出“提網速，降網費”的要求。因此，大力發(fā)展光纖通信系統(tǒng)成為當前發(fā)展的重點。本專利主要針對光接收機，提出了一種器件級光電集成系統(tǒng)。
目前，主流的光電接收機的接收端架構為：PIN光電探測器+TIA+限幅器+低噪放，四種獨立的芯片構成一個完整的接收端，但存在以下問題：
1.組裝時需調試，不利于大生產且人為因素的介入引入不確定因素，不利于提升整個組件的質量；
2.四款獨立的芯片無法集成，對系統(tǒng)的進一步小型化不利；
3.四款獨立的芯片，不利于成本的進一步降低。
因此，本專利涉及將InP PIN光電探測器、InGaP HBT跨阻放大器（TIA）、GaAs PN限幅器與GaAs pHEMT低噪放集成。首先InP PIN光電探測器將光信號轉換為電流信號，光電流送至HBT，利用HBT電流驅動特性簡化TIA設計，同時，HBT中PN結可用于限幅器的制作，限幅器的作用是小信號輸入時呈現小損耗，大信號輸入時進行大幅衰減，處理后的信號進入GaAs pHEMT低噪放，利用GaAs pHEMT噪聲系數低的特點進行信號放大。因此，該專利有助于進一步增加IC功能，提高集成度，簡化系統(tǒng)，降低尺寸和成本。
技術實現要素：
為解決上述技術問題，本發(fā)明采用的一個技術方案是：一種InP PIN光電探測器集成器件的制作方法，其光電探測器集成器件的外延結構從下至上依次包括：襯底、緩沖層，spacer1隔離層、溝道層、spacer2隔離層、δ摻雜層、勢壘層、N+-GaAs層、腐蝕截至層、N+-GaAs集電區(qū)、N-GaAs集電區(qū)、基區(qū)、發(fā)射區(qū)、帽層、晶體隔離層、晶體過渡層、N-InP層、i-光吸收層、P-InP層；
步驟1：采用離子注入或刻蝕的方法，形成隔離器件，將所述外延結構分為4個相互隔離的區(qū)域；
步驟2：采用光刻、刻蝕、金屬沉積、剝離工藝形成在第一個隔離區(qū)域內的P-InP層和光吸收層；
步驟3：光刻、刻蝕形成第二個隔離區(qū)域外延結構，刻蝕深度從P-InP層深入集電區(qū)表面，留出集電區(qū)上左側貼近隔離器件的基區(qū)部分形成HBT臺面，在基區(qū)臺面上腐蝕發(fā)射區(qū)和帽層兩側，留出帽層和發(fā)射區(qū)臺面，腐蝕第一個隔離區(qū)域和第二個隔離區(qū)域之間的隔離器件，高度至基區(qū)上表面，并腐蝕掉第二個隔離區(qū)域和第三個隔離區(qū)域之間的隔離器件，高度至基區(qū)表面；
步驟4：腐蝕第三個隔離區(qū)域的刻蝕深度從P-InP層表面至基區(qū)表面，在第三個隔離區(qū)域右側刻蝕基區(qū)的一部分至集電區(qū)表面；
步驟5：腐蝕第四個隔離區(qū)域，腐蝕深度至該區(qū)域N+-GaAs層，并在該區(qū)域N+-GaAs層中間刻蝕凹槽，采用光刻、金屬沉積，剝離，清洗工藝在凹槽內制作T型柵；
步驟6：在第一個隔離區(qū)域P-InP層表面、N-InP層表面的i-光吸收層兩側制作電極，形成InP PIN光電探測器結構；在第二個隔離區(qū)域帽層上表面、基區(qū)兩側以及露出的集電區(qū)部分制作電極，形成異質結雙極型晶體管器件；在第三個隔離區(qū)域基區(qū)上表面和露出的集電區(qū)表面制作電極，形成PN二極管限幅器器件；在第四個隔離區(qū)域內N+-GaAs層制作P型和N型電極，形成高電子遷移率晶體管器件。
優(yōu)選地，所述δ摻雜層為二維Si摻雜，其摻雜濃度1×1011~1×1012 cm-2。
優(yōu)選地，所述i-光吸收層為In0.53Ga0.47As或者In0.52Al0.48As。
優(yōu)選地，所述N型電極包括Au/Ge/Ni/Au。
優(yōu)選地，所述P型電極包括Pt/Ti/Pt/Au。
區(qū)別于現有技術的情況，本發(fā)明的有益效果是：能夠股進一步提高IC功能，提高集成度，簡化系統(tǒng)，降低尺寸和成本有很好的益處。
附圖說明
圖1是本發(fā)明實施例InP PIN光電探測器集成器件的制作方法光電集成器件的結構示意圖。
具體實施方式
下面將結合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅是本發(fā)明的一部分實施例，而不是全部的實施例。基于本發(fā)明中的實施例，本領域普通技術人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。
參見圖1、提供的一種InP PIN光電探測器集成器件的制作方法，其光電探測器集成器件的外延結構從下至上依次包括：襯底1、緩沖層2，spacer1隔離層3、溝道層4、spacer2隔離層5、δ摻雜層6、勢壘層7、N+-GaAs層8、腐蝕截至層9、N+-GaAs集電區(qū)10、N-GaAs集電區(qū)11、基區(qū)12、發(fā)射區(qū)13、帽層14、晶體隔離層15、晶體過渡層16、N-InP層17、i-光吸收層18、P-InP層19，其中：
所述i-光吸收層為In0.53Ga0.47As或者In0.52Al0.48As。
所述δ摻雜層為二維Si摻雜，其摻雜濃度1×1011~1×1012 cm-2。
具體的，所述光電探測器集成器件的制作方法特征在于包括如下步驟；
步驟1：采用離子注入或刻蝕的方法，形成隔離器件111，將所述外延結構分為4個相互隔離的區(qū)域；
步驟2：采用光刻、刻蝕、金屬沉積、剝離工藝形成在第一個隔離區(qū)域內的P-InP層和光吸收層；
步驟3：光刻、刻蝕形成第二個隔離區(qū)域外延結構，刻蝕深度從P-InP層深入集電區(qū)表面，留出集電區(qū)上左側貼近隔離器件的基區(qū)部分形成HBT臺面，在基區(qū)臺面上腐蝕發(fā)射區(qū)和帽層兩側，留出帽層和發(fā)射區(qū)臺面，腐蝕第一個隔離區(qū)域和第二個隔離區(qū)域之間的隔離器件，高度至基區(qū)上表面，并腐蝕掉第二個隔離區(qū)域和第三個隔離區(qū)域之間的隔離器件，高度至基區(qū)表面；
步驟4：腐蝕第三個隔離區(qū)域的刻蝕深度從P-InP層表面至基區(qū)表面，在第三個隔離區(qū)域右側刻蝕基區(qū)的一部分至集電區(qū)表面；
步驟5：腐蝕第四個隔離區(qū)域，腐蝕深度至該區(qū)域N+-GaAs層，并在該區(qū)域N+-GaAs層中間刻蝕凹槽，采用光刻、金屬沉積，剝離，清洗工藝在凹槽內制作T型柵112；
步驟6：在第一個隔離區(qū)域P-InP層表面、N-InP層表面的i-光吸收層兩側制作電極，形成InP PIN光電探測器結構；在第二個隔離區(qū)域帽層上表面、基區(qū)兩側以及露出的集電區(qū)部分制作電極，形成異質結雙極型晶體管器件；在第三個隔離區(qū)域基區(qū)上表面和露出的集電區(qū)表面制作電極，形成PN二極管限幅器器件；在第四個隔離區(qū)域內N+-GaAs層制作P型和N型電極，形成高電子遷移率晶體管器件，具體的，其N型電極包括但不限于Au/Ge/Ni/Au，P型電極包括但不限于Pt/Ti/Pt/Au。
以上所述僅為本發(fā)明的實施例，并非因此限制本發(fā)明的專利范圍，凡是利用本發(fā)明說明書及附圖內容所作的等效結構或等效流程變換，或直接或間接運用在其他相關的技術領域，均同理包括在本發(fā)明的專利保護范圍內。