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      集成電路片內(nèi)電感器件的制作方法

      文檔序號(hào):12262387閱讀:2101來源:國(guó)知局

      本實(shí)用新型涉及半導(dǎo)體制造技術(shù)領(lǐng)域,特別是涉及一種集成電路片內(nèi)電感器件。



      背景技術(shù):

      在單片微波集成電路(MMIC)中,尤其是放大器應(yīng)用中,電感的Q值是衡量器件性能的主要參數(shù)。Q值是指電感器在某一頻率的交流電壓下工作時(shí),所呈現(xiàn)的感抗與其等效損耗電阻之比,電感器的Q值越高,其損耗越小,效率越高。以GaAs低噪放大器為例,第一級(jí)電路中所用的電感,將直接作為插入損耗,惡化整個(gè)放大器的噪聲系數(shù),高Q值的電感將直接減小插損,優(yōu)化放大器的噪聲系數(shù)。因此,提高片內(nèi)Q值,一直是人們的研究熱點(diǎn)之一。一般來說,較大的介電常數(shù)意味著較大的介電損耗,而介電損耗的大小直接影響電感的Q值。

      當(dāng)前,在無源器件工藝中,一般采用SiN材料作為隔離層,主要是由于SiN性能穩(wěn)定,不易變質(zhì),防潮性好,硬度高,具有較高的機(jī)械強(qiáng)度,但是SiN材料的介電常數(shù)為6~8,影響了片內(nèi)電感Q值的改善。



      技術(shù)實(shí)現(xiàn)要素:

      本實(shí)用新型主要解決的技術(shù)問題是提供一種集成電路片內(nèi)電感器件,能夠改善片內(nèi)電感Q值。

      為解決上述技術(shù)問題,本實(shí)用新型采用的一個(gè)技術(shù)方案是:提供一種集成電路片內(nèi)電感器件,其特征在于,包括襯底,所述襯底上形成有SiN隔離層,所述SiN隔離層具有露出所述襯底的電感區(qū)域,所述電感區(qū)域內(nèi)形成有聚苯并惡唑固化層,所述聚苯并惡唑固化層與所述SiN隔離層的厚度相同,所述聚苯并惡唑固化層上形成有多個(gè)相連的橋形金屬片。

      優(yōu)選地,所述襯底的厚度為50μm~2mm。

      優(yōu)選地,所述SiN隔離層的厚度為50nm~1μm。

      優(yōu)選地,所述橋形金屬片的寬度為5μm~50μm,厚度為2μm~10μm,所述橋形金屬片的橋墩間距與寬度的比例為1:3~1:5。

      區(qū)別于現(xiàn)有技術(shù)的情況,本實(shí)用新型的有益效果是:通過在SiN隔離層的電感區(qū)域內(nèi)形成聚苯并惡唑固化層,同時(shí)利用橋形金屬片形成“”“空氣橋”,從而能夠改善片內(nèi)電感Q值。

      附圖說明

      圖1是本實(shí)用新型實(shí)施例集成電路片內(nèi)電感器件的結(jié)構(gòu)示意圖。

      具體實(shí)施方式

      下面將結(jié)合本實(shí)用新型實(shí)施例中的附圖,對(duì)本實(shí)用新型實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述,顯然,所描述的實(shí)施例僅是本實(shí)用新型的一部分實(shí)施例,而不是全部的實(shí)施例。基于本實(shí)用新型中的實(shí)施例,本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例,都屬于本實(shí)用新型保護(hù)的范圍。

      參見圖1,是本實(shí)用新型實(shí)施例集成電路片內(nèi)電感器件的結(jié)構(gòu)示意圖。本實(shí)施例的集成電路片內(nèi)電感器件包括襯底1,襯底1上形成有SiN隔離層2,SiN隔離層2具有露出襯底1的電感區(qū)域21,電感區(qū)域21內(nèi)形成有聚苯并惡唑固化層3,聚苯并惡唑固化層3與SiN隔離層2的厚度相同,聚苯并惡唑固化層3上形成有多個(gè)相連的橋形金屬片4。圖中僅示意顯示了兩個(gè)橋形金屬片4。

      聚苯并惡唑材料的介電常數(shù)為2.6~2.9,利于提高片內(nèi)電感Q值,且具有感光性,可采用光刻方式定義有效區(qū)域。同時(shí),采用多個(gè)相連的橋形金屬片4作為“空氣橋”形成電感,由于與襯底1的接觸面積的減少,能進(jìn)一步降低襯底1對(duì)電感的影響,降低損耗,提高電感Q值。

      在本實(shí)施例中,橋形金屬片4的寬度為5μm~50μm,厚度為2μm~10μm,橋形金屬片4的橋墩間距與寬度的比例為1:3~1:5。襯底1的厚度為50μm~2mm,SiN隔離層2的厚度為50nm~1μm。

      本實(shí)施例的集成電路片內(nèi)電感器件的制作過程為:

      首先采用化學(xué)氣相沉積(CVD)或反應(yīng)濺射方法在襯底上生長(zhǎng)形成SiN隔離層;

      其次采用光刻或反應(yīng)離子刻蝕方法在SiN隔離層上制作出露出襯底的電感區(qū)域;

      然后在電感區(qū)域內(nèi)涂覆聚苯并惡唑材料,并采用光刻、烘烤工藝進(jìn)行處理形成聚苯并惡固化層;

      再采用光刻、濺射、二次光刻等工藝在聚苯并惡固化層上定義出電感位置;

      最后采用電鍍工藝在聚苯并惡固化層的電感位置上制作多個(gè)相連的橋形金屬片。

      以上所述僅為本實(shí)用新型的實(shí)施例,并非因此限制本實(shí)用新型的專利范圍,凡是利用本實(shí)用新型說明書及附圖內(nèi)容所作的等效結(jié)構(gòu)或等效流程變換,或直接或間接運(yùn)用在其他相關(guān)的技術(shù)領(lǐng)域,均同理包括在本實(shí)用新型的專利保護(hù)范圍內(nèi)。

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