本發(fā)明涉及半導(dǎo)體制造技術(shù)領(lǐng)域，尤其涉及一種半導(dǎo)體結(jié)構(gòu)及其形成方法。

背景技術(shù)：

隨著信息技術(shù)的發(fā)展，存儲(chǔ)信息量急劇增加。存儲(chǔ)信息量的增加促進(jìn)了存儲(chǔ)器的飛速發(fā)展。

快閃存儲(chǔ)器(Flash memory)又稱閃存，已經(jīng)成為非揮發(fā)性存儲(chǔ)器的主流存儲(chǔ)器。閃存的主要特點(diǎn)是在不加電的情況下能夠長(zhǎng)期保持存儲(chǔ)的信息；且具有集成度高、存取速度快、易于擦除和重寫等優(yōu)點(diǎn)，在微機(jī)和自動(dòng)化控制領(lǐng)域得到了廣泛的應(yīng)用。

閃存的廣泛應(yīng)用也給存儲(chǔ)器形成工藝的穩(wěn)定性提出了更高的要求。隨著半導(dǎo)體器件的不斷縮小，半導(dǎo)體技術(shù)對(duì)閃存中各結(jié)構(gòu)的尺寸和位置的精度要求也越來越高，從而導(dǎo)致閃存形成工藝的穩(wěn)定性較差。

由此可見，現(xiàn)有的半導(dǎo)體結(jié)構(gòu)的形成方法存在工藝穩(wěn)定性差，工藝窗口小的缺點(diǎn)。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明解決的問題是提供一種半導(dǎo)體結(jié)構(gòu)及其形成方法，能夠增加半導(dǎo)體結(jié)構(gòu)的形成工藝穩(wěn)定性，增加所形成半導(dǎo)體結(jié)構(gòu)的性能。

為解決上述問題，本發(fā)明提供一種半導(dǎo)體結(jié)構(gòu)的形成方法，包括：提供襯底，所述襯底包括：隔離區(qū)以及分別位于所述隔離區(qū)兩側(cè)的第一器件區(qū)和第二器件區(qū)；在所述隔離區(qū)襯底中形成隔離結(jié)構(gòu)；在所述第一器件區(qū)襯底中形成第一摻雜區(qū)，所述第一摻雜區(qū)距離所述隔離區(qū)最遠(yuǎn)的邊為第一邊；在所述第二器件區(qū)襯底中形成第二摻雜區(qū)，所述第二摻雜區(qū)距離所述隔離區(qū)最遠(yuǎn)的邊為第二邊；在所述隔離結(jié)構(gòu)之間的襯底中形成電連接摻雜層，所述電連接摻雜層連接所述第一摻雜區(qū)與第二摻雜區(qū)；形成與所述電連接摻雜層電連接的插塞，所述插塞到所述第一邊和第二邊的距離不相等。

可選的，形成所述第一摻雜區(qū)和第二摻雜區(qū)之前，還包括：形成橫跨所述隔離區(qū)隔離結(jié)構(gòu)、第一器件區(qū)襯底和第二器件區(qū)襯底的第一柵極結(jié)構(gòu)，以及橫跨所述隔離區(qū)隔離結(jié)構(gòu)、第一器件區(qū)襯底和第二器件區(qū)襯底的第二柵極結(jié)構(gòu)，所述第一摻雜區(qū)位于所述第一柵極結(jié)構(gòu)和第二柵極結(jié)構(gòu)之間的襯底中，所述第二摻雜區(qū)位于所述第一柵極結(jié)構(gòu)和第二柵極結(jié)構(gòu)之間的襯底中。

可選的，形成所述第一摻雜區(qū)、第二摻雜區(qū)和所述電連接摻雜層的步驟包括：形成所述第一柵極結(jié)構(gòu)和第二柵極結(jié)構(gòu)之后，對(duì)所述第一器件區(qū)、第二器件區(qū)和隔離區(qū)域襯底進(jìn)行離子注入。

可選的，形成所述插塞的步驟包括：形成覆蓋所述第一摻雜區(qū)、第二摻雜區(qū)、隔離結(jié)構(gòu)和電連接摻雜層的介質(zhì)層；在所述介質(zhì)層中形成接觸孔，所述接觸孔貫穿所述介質(zhì)層，所述接觸孔到第一邊和第二邊的距離不相等；在所述介質(zhì)層中形成所述插塞。

可選的，形成所述隔離結(jié)構(gòu)的步驟包括：對(duì)所述襯底進(jìn)行圖形化，在所述隔離區(qū)襯底中形成第一隔離溝槽和第二隔離溝槽，所述第一隔離溝槽與所述第二隔離溝槽之間的襯底兩端分別連接所述第一區(qū)域和第二區(qū)域襯底；在所述第一隔離溝槽和第二隔離溝槽中形成隔離結(jié)構(gòu)。

相應(yīng)的，本發(fā)明還提供一種半導(dǎo)體結(jié)構(gòu)，包括：襯底，所述襯底包括：隔離區(qū)以及分別位于所述隔離區(qū)兩側(cè)的第一器件區(qū)和第二器件區(qū)；位于所述第一器件區(qū)襯底中的第一摻雜區(qū)，所述第一摻雜區(qū)距離所述隔離區(qū)最遠(yuǎn)的邊為第一邊；位于所述第二器件區(qū)襯底中的第二摻雜區(qū)，所述第二摻雜區(qū)距離所述隔離區(qū)最遠(yuǎn)的邊為第二邊；位于所述隔離區(qū)襯底中的隔離結(jié)構(gòu)，所述隔離結(jié)構(gòu)之間的襯底中具有電連接摻雜層，所述電連接摻雜層連接所述第一摻雜區(qū)與第二摻雜區(qū)；與所述電連接摻雜層電連接的插塞，所述插塞到所述第一邊和第二邊的距離不相等。

可選的，還包括：橫跨所述隔離區(qū)隔離結(jié)構(gòu)、第一器件區(qū)襯底和第二器件區(qū)襯底的第一柵極結(jié)構(gòu)；橫跨所述隔離區(qū)隔離結(jié)構(gòu)、第一器件區(qū)襯底和第二器件區(qū)襯底的第二柵極結(jié)構(gòu)，所述第一摻雜區(qū)位于所述第一柵極結(jié)構(gòu)和第二柵極結(jié)構(gòu)之間的襯底中，所述第二摻雜區(qū)位于所述第一柵極結(jié)構(gòu)和第二柵極結(jié)構(gòu)之間的襯底中。

可選的，所述電連接摻雜層與所述隔離區(qū)的隔離結(jié)構(gòu)接觸的側(cè)壁呈現(xiàn)具有凹陷的弧型，所述凹陷朝向所述電連接摻雜層。

可選的，所述插塞位于所述電連接摻雜層上；或者所述插塞位于所述第一摻雜區(qū)或第二摻雜區(qū)上。

可選的，所述第一摻雜區(qū)和第二摻雜區(qū)為長(zhǎng)條型，且所述第一摻雜區(qū)和第二摻雜區(qū)的延伸方向相同，所述第一摻雜區(qū)與所述第二摻雜區(qū)之間的間距為0.12μm～0.14μm；所述插塞在沿垂直于所述第一摻雜區(qū)與所述電連接摻雜層接觸面的方向上到所述電連接摻雜層中心的距離為87nm～107nm。

與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點(diǎn)：

本發(fā)明技術(shù)方案提供的半導(dǎo)體結(jié)構(gòu)的形成方法中，所述插塞到所述第一邊和第二邊的距離不相等，能夠增加所述插塞到所述隔離區(qū)的隔離結(jié)構(gòu)的距離，從而不容易使所述插塞與隔離結(jié)構(gòu)接觸，從而不容易增加所述插塞與所述電連接摻雜層之間的接觸電阻，或不容易增加插塞與第一摻雜區(qū)或第二摻雜區(qū)之間的接觸電阻。在保證插塞與所述電連接摻雜層之間的接觸電阻較小，或插塞與第一摻雜區(qū)或第二摻雜區(qū)之間的接觸電阻較小的條件下，插塞的位置較靈活。因此，所述形成方法能夠增加插塞形成位置的范圍，改善所形成半導(dǎo)體結(jié)構(gòu)的性能。

本發(fā)明技術(shù)方案提供的半導(dǎo)體結(jié)構(gòu)中，所述插塞到所述第一邊和第二邊的距離不相等，能夠增加所述插塞到所述隔離結(jié)構(gòu)的距離，從而不容易使所述插塞與隔離結(jié)構(gòu)接觸，從而不容易增加所述插塞與所述電連接摻雜層之間的接觸電阻，或不容易增加插塞與第一摻雜區(qū)或第二摻雜區(qū)之間的接觸電阻。因此，所述形成方法能夠改善所形成半導(dǎo)體結(jié)構(gòu)性能。

附圖說明

圖1和圖2是一種半導(dǎo)體結(jié)構(gòu)的結(jié)構(gòu)示意圖；

圖3至圖10是本發(fā)明的半導(dǎo)體結(jié)構(gòu)的形成方法一實(shí)施例各步驟的結(jié)構(gòu)示意圖。

具體實(shí)施方式

半導(dǎo)體結(jié)構(gòu)的形成方法存在工藝穩(wěn)定性較差，所形成的半導(dǎo)體結(jié)構(gòu)性能較差的問題。

現(xiàn)結(jié)合一種半導(dǎo)體結(jié)構(gòu)，分析現(xiàn)有的半導(dǎo)體結(jié)構(gòu)的形成方法的工藝穩(wěn)定性差的原因：

圖1和圖2是一種半導(dǎo)體結(jié)構(gòu)示意圖。

請(qǐng)參考圖1和圖2，圖2是圖1沿切割線11-12的剖面圖，所述半導(dǎo)體結(jié)構(gòu)包括：襯底100，所述襯底100包括隔離區(qū)B，以及位于所述隔離區(qū)B兩側(cè)的第一器件區(qū)A1和第二器件區(qū)A2；位于所述隔離區(qū)B襯底100中的隔離結(jié)構(gòu)101；橫跨所述隔離區(qū)B隔離結(jié)構(gòu)101、第一器件區(qū)A1襯底100和第二器件區(qū)A2襯底100的柵極結(jié)構(gòu)130；位于所述第一器件區(qū)A1柵極結(jié)構(gòu)130兩側(cè)襯底100中的第一源漏摻雜區(qū)110；位于所述第二器件區(qū)A2柵極結(jié)構(gòu)130兩側(cè)襯底中的第二源漏摻雜區(qū)120；位于所述隔離區(qū)B隔離結(jié)構(gòu)101之間襯底100中的電連接摻雜層131，所述電連接摻雜層131連接所述第一源漏摻雜區(qū)110與所述第二源漏摻雜區(qū)120；位于所述隔離結(jié)構(gòu)101、第一摻雜區(qū)110、第二摻雜區(qū)120和電連接摻雜層131上的介質(zhì)103(圖1中未示出)；位于所述介質(zhì)層103中的插塞132，所述插塞132連接所述電連接摻雜層131。

其中，為了節(jié)約插塞132材料，所述第一源漏摻雜區(qū)110與所述第二源漏摻雜區(qū)120共用同一個(gè)插塞132，并通過所述電連接摻雜層131實(shí)現(xiàn)第一源漏摻雜區(qū)110與第二源漏摻雜區(qū)120之間的電連接。所述電連接摻雜層131的寬度h為所述電連接摻雜層131在垂直于所述柵極結(jié)構(gòu)130延伸方向上的最小尺寸。所述插塞132的寬度l為所述插塞132在垂直于所述柵極結(jié)構(gòu)130延伸方向上的最大尺寸。

如果所述電連接摻雜層131的寬度h過大，容易使所述電連接摻雜層131兩側(cè)的柵極結(jié)構(gòu)130電連接，從而影響所形成半導(dǎo)體結(jié)構(gòu)的性能，因此，所述電連接摻雜層131的寬度h不能過大。如果所述插塞132的寬度l過小，容易減小插塞132與電連接摻雜層131之間的接觸面積，從而增加插塞132與電連接摻雜層131之間的接觸電阻，因此，所述插塞132的寬度l不能過小。

由于工藝誤差的限制，所述隔離結(jié)構(gòu)101與電連接摻雜層131接觸的側(cè)壁呈現(xiàn)具有凹陷的弧形，所述凹陷朝向所述電連接摻雜層131。同時(shí)，由于所述插塞132到第一源漏摻雜區(qū)110和第二摻雜區(qū)120的距離相等，且所述電連接摻雜層131的寬度h不能過大，所述插塞132的寬度l不能過小，導(dǎo)致插塞132在垂直于所述柵極結(jié)構(gòu)130延伸方向上到所述隔離結(jié)構(gòu)101的距離較小。因此，在形成所述插塞132的過程中，由于工藝誤差的影響，如果在垂直于所述柵極結(jié)構(gòu)130延伸方向上，所述插塞132的位置偏移所述電連接摻雜層131中心，容易使部分所述插塞132與所述隔離結(jié)構(gòu)101接觸，從而容易減小插塞132與所述電連接摻雜層131之間的接觸面積，進(jìn)而增加電連接摻雜層131與所述插塞132之間的接觸電阻，影響所形成半導(dǎo)體結(jié)構(gòu)的性能。由此可見，在垂直于所述柵極結(jié)構(gòu)130延伸方向上，所述插塞132的位置距離所述電連接摻雜層131中心的偏移量不能過大，從而使插塞132的形成位置的范圍較小，使所述形成方法的工藝穩(wěn)定性差。

為解決所述技術(shù)問題，本發(fā)明提供了一種半導(dǎo)體結(jié)構(gòu)的形成方法，包括：提供襯底，所述襯底包括：隔離區(qū)以及分別位于所述隔離區(qū)兩側(cè)的第一器件區(qū)和第二器件區(qū)；在所述隔離區(qū)襯底中形成隔離結(jié)構(gòu)；在所述第一器件區(qū)襯底中形成第一摻雜區(qū)，所述第一摻雜區(qū)距離所述隔離區(qū)最遠(yuǎn)的邊為第一邊；在所述第二器件區(qū)襯底中形成第二摻雜區(qū)，所述第二摻雜區(qū)距離所述隔離區(qū)最遠(yuǎn)的邊為第二邊；在所述隔離結(jié)構(gòu)之間的襯底中形成電連接摻雜層，所述電連接摻雜層連接所述第一摻雜區(qū)與第二摻雜區(qū)；形成與所述電連接摻雜層電連接的插塞，所述插塞到所述第一邊和第二邊的距離不相等。

其中，所述插塞到所述第一邊和第二邊的距離不相等，能夠增加所述插塞到所述隔離區(qū)的隔離結(jié)構(gòu)的距離，從而不容易使所述插塞與隔離結(jié)構(gòu)接觸，從而不容易增加所述插塞與所述電連接摻雜層之間的接觸電阻，或不容易增加插塞與第一摻雜區(qū)或第二摻雜區(qū)之間的接觸電阻。在保證插塞與所述電連接摻雜層之間的接觸電阻較小，或插塞與第一摻雜區(qū)或第二摻雜區(qū)之間的接觸電阻較小的條件下，插塞的位置較靈活。因此，所述形成方法能夠增加插塞形成位置的范圍，改善所形成半導(dǎo)體結(jié)構(gòu)的性能。

為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更為明顯易懂，下面結(jié)合附圖對(duì)本發(fā)明的具體實(shí)施例做詳細(xì)的說明。

圖3至圖10是本發(fā)明半導(dǎo)體結(jié)構(gòu)的形成方法一實(shí)施例各步驟的結(jié)構(gòu)示意圖。

請(qǐng)參考圖3，提供襯底200，所述襯底200包括：隔離區(qū)M以及分別位于所述隔離區(qū)M兩側(cè)的第一器件區(qū)N1和第二器件區(qū)N2。

所述第一器件區(qū)N1用于形成第一半導(dǎo)體器件；所述第二器件區(qū)N2用于形成第二半導(dǎo)體器件；所述隔離區(qū)M實(shí)現(xiàn)第一器件區(qū)N1和第二器件區(qū)N2之間的隔離。

本實(shí)施例中，所述第一器件區(qū)N1和第二器件區(qū)N2用于形成閃存存儲(chǔ)器。在其他實(shí)施例中，所述第一器件區(qū)和第二器件區(qū)還可以用于形成MOS晶體管、二極管或三極管。

本實(shí)施例中，所述襯底200為硅襯底。在其他實(shí)施例中，所述襯底還可以為鍺襯底、硅鍺襯底、絕緣體上硅或絕緣體上鍺等半導(dǎo)體襯底。

請(qǐng)參考圖4，在所述隔離區(qū)M襯底200中形成隔離結(jié)構(gòu)201。

所述隔離結(jié)構(gòu)201用于實(shí)現(xiàn)第一器件區(qū)N1和第二器件區(qū)N2之間的電隔離。

本實(shí)施例中，所述隔離結(jié)構(gòu)201的材料為氧化硅。在其他實(shí)施例中，所述隔離結(jié)構(gòu)的材料還可以為氮氧化硅。

本實(shí)施例中，形成所述隔離結(jié)構(gòu)201的步驟包括：對(duì)所述襯底200進(jìn)行圖形化，在所述隔離區(qū)M襯底200中形成第一隔離溝槽和第二隔離溝槽，所述第一隔離溝槽與所述第二隔離溝槽之間的襯底200兩端分別連接所述第一區(qū)域N1和第二區(qū)域N2襯底200；在所述第一隔離溝槽和第二隔離溝槽中形成隔離結(jié)構(gòu)201。

本實(shí)施例中，對(duì)所述襯底200進(jìn)行圖形化的工藝包括干法刻蝕工藝。在其他實(shí)施例中，對(duì)所述襯底進(jìn)行圖形化的工藝包括濕法刻蝕工藝。

需要說明的是，在形成所述第一隔離溝槽和第二隔離溝槽的過程中，由于第一隔離溝槽和的第二隔離溝槽的寬度尺寸較小，在曝光過程中，所述第一隔離溝槽和第二隔離溝槽的端頭曝光成弧形。所述第一溝槽和第二溝槽之間的襯底200與隔離結(jié)構(gòu)201接觸的側(cè)壁呈現(xiàn)具有凹陷的弧型，所述凹陷朝向所述第一溝槽和第二溝槽之間的襯底200。

請(qǐng)參考圖5和圖6，圖6是圖5沿切割線1-2的剖面圖，形成橫跨所述第一器件區(qū)N1襯底200、第二器件區(qū)N2襯底200和隔離區(qū)M隔離結(jié)構(gòu)201的第一柵極結(jié)構(gòu)210，以及橫跨所述第一器件區(qū)N1襯底200、第二器件區(qū)N2襯底200和隔離區(qū)M隔離結(jié)構(gòu)201的第二柵極結(jié)構(gòu)220。

本實(shí)施例中，所述第一器件區(qū)N1用于形成閃存存儲(chǔ)器，則所述第一柵極結(jié)構(gòu)210包括：位于所述第一器件區(qū)N1和第二器件區(qū)N2襯底200上的第一柵介質(zhì)層202；位于所述第一柵介質(zhì)層202上的第一存儲(chǔ)單元和第二存儲(chǔ)單元；位于所述第一存儲(chǔ)單元和第二存儲(chǔ)單元之間的字線216。

本實(shí)施例中，所述第一存儲(chǔ)單元和第二存儲(chǔ)單元包括：位于所述第一柵介質(zhì)層202上的第一浮柵214；位于所述第一浮柵214上的第一耦合介質(zhì)層215；位于所述第一耦合介質(zhì)層215上的第一控制柵213。

本實(shí)施例中，所述第一柵極結(jié)構(gòu)還包括位于所述第一控制柵213上的第一側(cè)墻212；位于所述第一耦合介質(zhì)層215上的第二側(cè)墻211，所述第二側(cè)墻211位于所述第一控制柵213和所述第一字線216之間。

在其他實(shí)施例中，所述第一柵極結(jié)構(gòu)包括：位于所述第一器件區(qū)襯底上的第一柵介質(zhì)層；位于所述第一柵介質(zhì)層上的第一柵極。

本實(shí)施例中，所述第一器件區(qū)N1和第二器件區(qū)N2用于形成閃存存儲(chǔ)器，則所述第二柵極結(jié)構(gòu)包括：位于所述第一器件區(qū)N1和第二器件區(qū)N2襯底200上的第二柵介質(zhì)層；位于所述第二柵介質(zhì)層上的第三存儲(chǔ)單元和第四存儲(chǔ)單元；位于所述第三存儲(chǔ)單元和第四存儲(chǔ)單元之間的第二字線。

本實(shí)施例中，所述第三存儲(chǔ)單元和第四存儲(chǔ)單元包括：位于所述第二柵介質(zhì)層上的第二浮柵；位于所述第二浮柵上的第二耦合介質(zhì)層；位于所述第二耦合介質(zhì)層上的第二控制柵。

本實(shí)施例中，所述第二柵極結(jié)構(gòu)還包括位于所述第二控制柵上的第三側(cè)墻；位于所述第二柵介質(zhì)層上的第四側(cè)墻，所述第四側(cè)墻位于所述第二控制柵和所述第二字線之間。

在其他實(shí)施例中，所述第二柵極結(jié)構(gòu)可以包括：位于所述第二器件區(qū)襯底上的第二柵介質(zhì)層；位于所述第二柵介質(zhì)層上的第二柵極。

本實(shí)施例中，所述第一柵介質(zhì)層202、所述第二柵介質(zhì)層、所述第一耦合介質(zhì)層215和第二耦合介質(zhì)層的材料為氧化硅。

本實(shí)施例中，所述第一浮柵214、第二浮柵、第一控制柵213和第二控制柵、第一字線216和第二字線的材料為多晶硅。在其他實(shí)施例中，所述第一浮柵、第二浮柵、第一控制柵和第二控制柵、第一字線和第二字線的材料還可以為多晶鍺或多晶硅鍺。

在其他實(shí)施例中，所述第一器件區(qū)和第二器件區(qū)用于形成二極管，所述形成方法還可以不包括：形成所述第一柵極結(jié)構(gòu)和第二柵極結(jié)構(gòu)的步驟。

請(qǐng)參考圖7，在所述第一器件區(qū)N1襯底200中形成第一摻雜區(qū)241，所述第一摻雜區(qū)241距離所述隔離區(qū)M最遠(yuǎn)的邊為第一邊251；在所述第二器件區(qū)N2襯底200中形成第二摻雜區(qū)242，所述第二摻雜區(qū)242距離所述隔離區(qū)M最遠(yuǎn)的邊為第二邊252；在所述隔離結(jié)構(gòu)201之間的襯底200(如圖6所示)中形成電連接摻雜層230，所述電連接摻雜層230連接所述第一摻雜區(qū)241與第二摻雜區(qū)242。

本實(shí)施例中，所述第一摻雜區(qū)241位于所述第一柵極結(jié)構(gòu)210和第二柵極結(jié)構(gòu)220之間的襯底200中，所述第二摻雜區(qū)242位于所述第一柵極結(jié)構(gòu)210和第二柵極結(jié)構(gòu)220之間的襯底200中。

本實(shí)施例中，所述第一摻雜區(qū)241用做第一半導(dǎo)體器件的源漏摻雜區(qū)；所述第二摻雜區(qū)242用做形成第二半導(dǎo)體器件的源漏摻雜區(qū)。

本實(shí)施例中，所述第一摻雜區(qū)241和第二摻雜區(qū)242為長(zhǎng)條型，且所述第一摻雜區(qū)241和第二摻雜區(qū)242的延伸方向相同。

如果所述第一摻雜區(qū)241與所述第二摻雜區(qū)242之間的間距過小，容易使所述第一摻雜區(qū)241與第二摻雜區(qū)242之間產(chǎn)生漏電；如果所述第一摻雜區(qū)241與所述第二摻雜區(qū)242之間的間距過大，容易降低所形成半導(dǎo)體結(jié)構(gòu)的集成度。具體的，本實(shí)施例中，所述第一摻雜區(qū)241與所述第二摻雜區(qū)242之間的間距為0.12μm～0.14μm。

本實(shí)施例中，形成所述第一摻雜區(qū)241、第二摻雜區(qū)242和所述電連接摻雜層230的步驟包括：形成所述第一柵極結(jié)構(gòu)210和第二柵極結(jié)構(gòu)220之后，對(duì)所述第一器件區(qū)N1、第二器件區(qū)N2和隔離區(qū)M襯底200進(jìn)行離子注入。

具體的，本實(shí)施例中，形成所述第一摻雜區(qū)241、第二摻雜區(qū)242和所述電連接摻雜層230的步驟包括：對(duì)暴露出的襯底200(如圖4所示)進(jìn)行離子注入，在所述第一柵極結(jié)構(gòu)210和第二柵極結(jié)構(gòu)220兩側(cè)的第一器件區(qū)N1襯底200中形成第一摻雜區(qū)241，在所述第一柵極結(jié)構(gòu)210和第二柵極結(jié)構(gòu)220兩側(cè)的第二器件區(qū)N2襯底200中形成第二摻雜區(qū)242，在所述第一溝槽和第二溝槽之間的襯底200中形成電連接摻雜層230。

由于所述第一摻雜區(qū)241、所述第二摻雜區(qū)242與所述電連接摻雜層230的連接處呈現(xiàn)弧型，所述電連接摻雜層230與所述隔離結(jié)構(gòu)201接觸的側(cè)壁呈現(xiàn)具有凹陷的弧型，所述凹陷朝向所述電連接摻雜層230。

本實(shí)施例中，所述電連接摻雜層230與所述隔離結(jié)構(gòu)201接觸的側(cè)壁為圓弧形。

請(qǐng)參考圖8至圖10，圖9是圖8中區(qū)域31的放大圖，圖10是圖8沿虛線3-4的剖面圖，形成與所述電連接摻雜層230電連接的插塞232，所述插塞232到所述第一邊251的距離l1與到第二邊252的距離l2不相等。

所述插塞232用于實(shí)現(xiàn)第一摻雜區(qū)241和第二摻雜區(qū)242與外部電路的電連接。

需要說明的是，由于所述電連接摻雜層230呈現(xiàn)具有凹陷的弧型，所述凹陷朝向所述電連接摻雜層230，所述插塞232到所述第一邊251的距離l1與到第二邊252的距離l2不相等，能夠增加所述插塞232在垂直于所述第一柵極結(jié)構(gòu)210延伸方向上到隔離結(jié)構(gòu)201的距離d，從而不容易使所述插塞232與隔離結(jié)構(gòu)201接觸，從而不容易增加所述插塞232與所述電連接摻雜層230之間的接觸電阻。因此，所述形成方法能夠增加所述插塞232形成位置的范圍，從而改善所形成半導(dǎo)體結(jié)構(gòu)性能。

本實(shí)施例中，形成所述插塞232的步驟包括：形成覆蓋所述第一摻雜區(qū)241、第二摻雜區(qū)242和隔離區(qū)M隔離結(jié)構(gòu)201的介質(zhì)層250(圖8中未示出)；在所述介質(zhì)層250中形成接觸孔，所述接觸孔貫穿所述介質(zhì)層250；在所述介質(zhì)層250中形成插塞232。

本實(shí)施例中，所述插塞232的材料為鎢。在其他實(shí)施例中，所述插塞的材料還可以為銅。

本實(shí)施例中，所述介質(zhì)層250的材料為氧化硅。在其他實(shí)施例中，所述介質(zhì)層的材料還可以為氮氧化硅。

本實(shí)施例中，形成所述插塞232的工藝包括：化學(xué)氣相沉淀工藝。在其他實(shí)施例中，形成所述插塞的工藝包括：物理氣相沉淀工藝。

本實(shí)施例中，所述插塞232在所述襯底200上的投影圖形為圓形。

需要說明的是，如果所述插塞232到所述第一邊251的距離l1與到第二邊252的距離l2之差的絕對(duì)值過小，不易于增加插塞232到隔離區(qū)M隔離結(jié)構(gòu)201的距離；如果所述插塞232到所述第一邊251的距離l1與到第二邊252的距離l2之差的絕對(duì)值過大，容易使所述第一器件區(qū)N1和第二器件區(qū)N2形成的閃存存儲(chǔ)器的性能差別較大。具體，本實(shí)施例中，所述插塞232在沿垂直于所述第一摻雜區(qū)241與所述電連接摻雜層230接觸面的方向上偏離所述電連接摻雜層230中心的距離為87nm～107nm。

綜上，本發(fā)明實(shí)施例提供的半導(dǎo)體結(jié)構(gòu)的形成方法中，所述插塞到所述第一邊和第二邊的距離不相等，能夠增加所述插塞到所述隔離區(qū)的隔離結(jié)構(gòu)的距離，從而不容易使所述插塞與隔離結(jié)構(gòu)接觸，從而不容易增加所述插塞與所述電連接摻雜層之間的接觸電阻，或不容易增加插塞與第一摻雜區(qū)或第二摻雜區(qū)之間的接觸電阻。在保證插塞與所述電連接摻雜層之間的接觸電阻較小，或插塞與第一摻雜區(qū)或第二摻雜區(qū)之間的接觸電阻較小的條件下，插塞的位置較靈活。因此，所述形成方法能夠增加插塞形成位置的范圍，改善所形成半導(dǎo)體結(jié)構(gòu)的性能。

繼續(xù)參考圖8至圖10，本發(fā)明實(shí)施例還提供一種半導(dǎo)體結(jié)構(gòu)包括：襯底200，所述襯底200包括：隔離區(qū)M以及分別位于所述隔離區(qū)M兩側(cè)的第一器件區(qū)N1和第二器件區(qū)N2；位于所述第一器件N1襯底200中的第一摻雜區(qū)241，所述第一摻雜區(qū)241距離所述隔離區(qū)M最遠(yuǎn)的邊為第一邊251；位于所述第二器件區(qū)N2襯底200中的第二摻雜區(qū)242，所述第二摻雜區(qū)242距離所述隔離區(qū)M最遠(yuǎn)的邊為第二邊252；位于所述隔離區(qū)M襯底200中的隔離結(jié)構(gòu)201，所述隔離結(jié)構(gòu)201之間的襯底200中具有電連接摻雜層230，所述電連接摻雜層230用于實(shí)現(xiàn)所述第一摻雜區(qū)241與第二摻雜區(qū)242的電連接；與所述電連接摻雜層230電連接的插塞232，所述插塞232到所述第一邊251的距離l1與到第二邊252的距離l2不相等。

需要說明的是，由于所述電連接摻雜層230呈現(xiàn)具有凹陷的弧型，所述凹陷朝向所述電連接摻雜層230。所述插塞232到所述第一邊251的距離l1與到第二邊253的距離l2不相等，能夠增加所述插塞232到所述隔離區(qū)M的隔離結(jié)構(gòu)201的距離，從而不容易使所述插塞232與隔離區(qū)M隔離結(jié)構(gòu)201接觸，從而不容易增加所述插塞232與所述電連接摻雜層231之間的接觸電阻，或不容易增加插塞232與第一摻雜區(qū)241或第二摻雜區(qū)242之間的接觸電阻，改善所形成半導(dǎo)體結(jié)構(gòu)性能。

本實(shí)施例中，所述半導(dǎo)體結(jié)構(gòu)中，所述插塞232在垂直于所述第一柵極結(jié)構(gòu)210延伸方向上到所述隔離區(qū)M的隔離結(jié)構(gòu)201的距離d較大。

本實(shí)施例中，所述半導(dǎo)體結(jié)構(gòu)還包括：橫跨所述隔離區(qū)M隔離結(jié)構(gòu)201、第一器件區(qū)N1襯底200和第二器件區(qū)N2襯底200的第一柵極結(jié)構(gòu)210；橫跨所述隔離區(qū)M隔離結(jié)構(gòu)201、第一器件區(qū)N1襯底200和第二器件區(qū)N2襯底200的第二柵極結(jié)構(gòu)220，所述第一摻雜區(qū)241位于所述第一柵極結(jié)構(gòu)210和第二柵極結(jié)構(gòu)220之間的襯底200中，所述第二摻雜區(qū)242位于所述第一柵極結(jié)構(gòu)210和第二柵極結(jié)構(gòu)220之間的襯底200中。

所述第一柵極結(jié)構(gòu)210包括：位于所述第一器件區(qū)N1、所述第二器件區(qū)N2和隔離區(qū)M襯底200上的第一柵介質(zhì)層202；位于所述第一柵介質(zhì)層202上的第一存儲(chǔ)單元和第二存儲(chǔ)單元；位于所述第一存儲(chǔ)單元和第二存儲(chǔ)單元之間的第一字線216；覆蓋所述第一摻雜區(qū)241、第二摻雜區(qū)242和隔離區(qū)M隔離結(jié)構(gòu)201的介質(zhì)層250。

本實(shí)施例中，所述第一存儲(chǔ)單元和第二存儲(chǔ)單元包括：位于所述第一柵介質(zhì)層202上的第一浮柵214；位于所述第一浮柵214上的第一耦合介質(zhì)層215；位于所述第一耦合介質(zhì)層215上的第一控制柵213。

本實(shí)施例中，所述第一柵極結(jié)構(gòu)210還包括位于所述第一控制柵213上的第一側(cè)墻212；位于所述第一耦合介質(zhì)層215上的第二側(cè)墻211，所述第二側(cè)墻211位于所述第一控制柵213和所述第一字線216之間。

在其他實(shí)施例中，所述第一柵極結(jié)構(gòu)可以包括：位于所述第一器件區(qū)襯底上的第一柵介質(zhì)層；位于所述第一柵介質(zhì)層上的第一柵極。

所述第二柵極結(jié)構(gòu)包括：位于所述第一器件區(qū)N1、所述第二器件區(qū)N2和隔離區(qū)M襯底200上的第二柵介質(zhì)層；位于所述第二柵介質(zhì)層上的第三存儲(chǔ)單元和第四存儲(chǔ)單元；位于所述第三存儲(chǔ)單元和第四存儲(chǔ)單元之間的第二字線。

本實(shí)施例中，所述第三存儲(chǔ)單元和第四存儲(chǔ)單元包括：位于所述第二柵介質(zhì)層上的第二浮柵；位于所述第二浮柵上的第二耦合介質(zhì)層；位于所述第二耦合介質(zhì)層上的第二控制柵。

本實(shí)施例中，所述第二柵極結(jié)構(gòu)還包括位于所述第二控制柵上的第三側(cè)墻；位于所述第二柵介質(zhì)層上的第四側(cè)墻，所述第四側(cè)墻位于所述第二控制柵和所述第二字線之間。

在其他實(shí)施例中，所述第二柵極結(jié)構(gòu)可以包括：位于所述第二器件區(qū)襯底上的第二柵介質(zhì)層；位于所述第二柵介質(zhì)層上的第二柵極。

本實(shí)施例中，所述第一柵介質(zhì)層202、所述第二柵介質(zhì)層、所述第一耦合介質(zhì)層215、第二耦合介質(zhì)層、所述第一控制柵213、第二控制柵、第一浮柵214和第二浮柵、第一字線216和第二字線與上一實(shí)施例相同，在此不做贅述。

本實(shí)施例中，所述襯底200、隔離結(jié)構(gòu)201、第一摻雜區(qū)241、第二摻雜區(qū)242、電連接摻雜層230和插塞232與上一實(shí)施例相同，在此不做贅述。

本實(shí)施例中，所述第一摻雜區(qū)241與所述第二摻雜區(qū)242之間的間距為0.12μm～0.14μm。所述插塞232在沿垂直于所述第一摻雜區(qū)241與所述電連接摻雜層230接觸面的方向上偏離所述電連接摻雜層230中心的距離為87nm～107nm。

綜上，本發(fā)明實(shí)施例提供的半導(dǎo)體結(jié)構(gòu)中，所述插塞到所述第一邊和第二邊的距離不相等，能夠增加所述插塞到所述隔離結(jié)構(gòu)的距離，從而不容易使所述插塞與隔離結(jié)構(gòu)接觸，從而不容易增加所述插塞與所述電連接摻雜層之間的接觸電阻，或不容易增加插塞與第一摻雜區(qū)或第二摻雜區(qū)之間的接觸電阻。因此，所述形成方法能夠改善所形成半導(dǎo)體結(jié)構(gòu)性能。

雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動(dòng)與修改，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以權(quán)利要求所限定的范圍為準(zhǔn)。