本發(fā)明屬于半導(dǎo)體領(lǐng)域，具體涉及一種集成肖特基二極管的SiC MOSFET器件。

背景技術(shù)：

SiC MOSFET經(jīng)過行業(yè)內(nèi)多年的研究，已經(jīng)有一些廠商率先推出了商業(yè)化產(chǎn)品。在很多的應(yīng)用情況，可控型器件如晶體管需要反并聯(lián)一個續(xù)流二極管一起工作，如目前常用的硅IGBT模塊，都反并聯(lián)了快恢復(fù)二極管作為續(xù)流二極管。如果在一個器件中集成了續(xù)流二極管，那么不僅提高了芯片的集成度，同時也有效的降低了芯片成本。

現(xiàn)代MOSFET器件結(jié)構(gòu)為了抑制內(nèi)部寄生BJT的開啟，往往源極與p阱進行了電連接短路。因此，現(xiàn)代SiC MOSFET器件本身往往反并聯(lián)了pn二極管，如圖1所示。但是由于SiC材料禁帶寬度高，反并聯(lián)的pn二極管的開啟電壓非常高，相應(yīng)的損耗也大。因此當(dāng)前的SiC MOSFET器件在應(yīng)用中也往往反并聯(lián)一個SiC肖特基二極管(SBD)，SiC SBD的開啟電壓低，且反向恢復(fù)時間比SiC pn二極管更小，因此更適用于SiC MOSFET的反并聯(lián)使用。最新的SiC MOSFET也在器件結(jié)構(gòu)中集成了反并聯(lián)SBD，而集成的SBD往往做在源極區(qū)，如美國專利US 6979863中公開的技術(shù)方案，但源極金屬與肖特基金屬相鄰，相應(yīng)的原胞面積增大了，影響器件電流密度。

技術(shù)實現(xiàn)要素：

針對現(xiàn)有技術(shù)中存在的問題，本發(fā)明的目的在于提供一種集成肖特基二極管的SiC MOSFET器件，其有效解決了現(xiàn)有技術(shù)中存在的問題。

為實現(xiàn)上述目的，本發(fā)明采用以下技術(shù)方案：

一種集成肖特基二極管的SiC MOSFET器件，所述SiC MOSFET器件有源區(qū)的原胞結(jié)構(gòu)從下至上依次為漏極、襯底、緩沖層、漂移層、左右對稱設(shè)置的兩個p阱區(qū)、設(shè)置在所述p阱區(qū)上方相鄰的n++區(qū)和p++區(qū)、從左至右依次對稱設(shè)置的源極、柵極、肖特基金屬、柵極和源極；其中，所述源極設(shè)置在所述n++區(qū)和p++區(qū)上方；所述柵極完全覆蓋在所述p阱區(qū)的表面部分，且柵極兩端分別與其兩側(cè)的n++區(qū)和JFET區(qū)重疊；所述肖特基金屬設(shè)置在所述JFET區(qū)上方。

進一步，所述柵極與肖特基金屬和源極通過層間介質(zhì)隔離，肖特基金屬與源極最后通過互聯(lián)壓塊金屬形成電連接。

進一步，所述肖特基金屬的兩端部分金屬在隔離介質(zhì)上部，形成具有場板結(jié)構(gòu)的肖特基二極管。

進一步，所述柵極包括柵介質(zhì)及所述柵介質(zhì)上方的多晶硅導(dǎo)電層；所述柵介質(zhì)的厚度大于10nm，柵介質(zhì)為SiO₂或HfO₂。

進一步，所述SiC MOSFET器件有源區(qū)中原胞的平面俯視圖結(jié)構(gòu)為條形、矩形或六角形。

進一步，所述襯底為高摻雜低電阻的n+層或者n++層，濃度大于1E18cm-³；所述漂移層的濃度在1E14-1E17cm-³之間，厚度大于5μm。

進一步，所述n++區(qū)濃度大于1E19cm-³，深度大于100nm；所述p++區(qū)的濃度大于1E19cm-³，深度大于100nm。

進一步，所述n++區(qū)與所述p阱區(qū)底部有一設(shè)定的間隔。

進一步，所述肖特基金屬為Ti、Mo、Ni、Pt或TiW。

進一步，所述p阱區(qū)的摻雜深度大于所述n++區(qū)。

本發(fā)明具有以下有益技術(shù)效果：

本申請?zhí)岢鲆环N集成反并聯(lián)肖特基二極管的SiC MOSFET器件，其中集成的肖特基二極管在JFET區(qū)，與柵極區(qū)相鄰，有效的利用了JFET區(qū)的面積，具有更高的原胞集成度和密度。同時，相比于常規(guī)的MOSFET，由于柵電容的面積減小，因此可以有效降低柵電容和輸入輸出電容，改進器件的開關(guān)性能。

附圖說明

圖1：常規(guī)的SiC MOSFET截面結(jié)構(gòu)示意圖；

圖2a：本發(fā)明實施例的原胞分布平面俯視圖；

圖2b：本發(fā)明另一實施例的原胞分布平面俯視圖；

圖2c：本發(fā)明另一實施例的原胞分布平面俯視圖；

圖3：本發(fā)明的SiC MOSFET截面結(jié)構(gòu)示意圖(圖2a、2b和2c中AA’截面，互聯(lián)與壓塊金屬前)；

圖4：本發(fā)明的SiC MOSFET截面結(jié)構(gòu)示意圖(圖2a、2b和2c中AA’截面，互聯(lián)與壓塊金屬后)。

具體實施方式

下面，參考附圖，對本發(fā)明進行更全面的說明，附圖中示出了本發(fā)明的示例性實施例。然而，本發(fā)明可以體現(xiàn)為多種不同形式，并不應(yīng)理解為局限于這里敘述的示例性實施例。而是，提供這些實施例，從而使本發(fā)明全面和完整，并將本發(fā)明的范圍完全地傳達(dá)給本領(lǐng)域的普通技術(shù)人員。

本發(fā)明的SiC MOSFET器件整個器件結(jié)構(gòu)由有源區(qū)、有源區(qū)外的結(jié)終端區(qū)以及劃片槽等幾部分組成。有源區(qū)由許多原胞并聯(lián)組成，并且在有源區(qū)最終形成源極壓塊金屬與柵極壓塊金屬，兩者是電隔離的，用于后面的封裝應(yīng)用。結(jié)終端區(qū)可以是JTE結(jié)構(gòu)、場限環(huán)結(jié)構(gòu)、或場板結(jié)構(gòu)等多種形式。這部分為行業(yè)內(nèi)工程師所熟知。

有源區(qū)中原胞的平面俯視圖結(jié)構(gòu)為條形、矩形、六角形或其他形狀等各種形狀的周期排列。

如圖2a、2b、2c所示，以六角形的平面俯視圖為例，肖特基二極管分布在源極區(qū)周圍。如圖2a所示，一個原胞中源極區(qū)每邊附近都分布肖特基二極管；或者如圖2b所示，部分原胞附近分布；或者如圖2c所示，有部分原胞周邊無MOS柵結(jié)構(gòu)，只有肖特基二極管。圖2b沒有充分利用面積以擴大肖特基的區(qū)域，而圖2c雖擴大了肖特二極管區(qū)域，但減少了MOS溝道區(qū)域。因此，優(yōu)選地用圖2a結(jié)構(gòu)。在最后金屬互聯(lián)前，各個肖特基二極管是相互隔離的，亦即多晶硅柵在各原胞之間是直接連接的。

如圖3-4所示，為圖2a、2b、2c中AA’處的截面示意圖；本發(fā)明了提供了一種集成肖特基二極管的SiC MOSFET器件，該SiC MOSFET器件有源區(qū)的原胞結(jié)構(gòu)從下至上依次為漏極、襯底、緩沖層、漂移層、左右對稱設(shè)置的兩個p阱區(qū)、設(shè)置在p阱區(qū)上方相鄰的n++區(qū)和p++區(qū)、從左至右依次對稱設(shè)置的源極、柵極、肖特基金屬、柵極和源極；其中，源極設(shè)置在n++區(qū)和p++區(qū)上方；柵極完全覆蓋在p阱區(qū)的表面部分，且柵極兩端分別與其兩側(cè)的n++區(qū)和JFET區(qū)重疊；肖特基金屬設(shè)置在所述JFET區(qū)上方。

本申請的襯底為n型重?fù)诫s，具有低電阻率的導(dǎo)電特性。襯底上的緩沖層是為了改善襯底與外延層之間的晶格不匹配，同時終結(jié)部分襯底的缺陷在緩沖層中，避免缺陷延伸到漂移層。漂移層的摻雜濃度較低，漂移層的濃度、厚度依據(jù)器件在設(shè)計擊穿電壓下最小導(dǎo)通電阻而設(shè)計。JFET區(qū)的摻雜濃度可以與漂移區(qū)一致，也可以適當(dāng)優(yōu)化比漂移區(qū)更高，從而降低JFET區(qū)的電阻。JFET區(qū)兩側(cè)為p阱區(qū)(p-well)，是p型摻雜的，JFET區(qū)的寬度使得器件在阻擋狀態(tài)下p阱區(qū)能有效耗盡JFET區(qū)，對JFET區(qū)表面形成屏蔽。p阱區(qū)的摻雜濃度可以是均勻的，更優(yōu)地，在柵介質(zhì)下方的溝道區(qū)，摻雜濃度稍低，根據(jù)閾值電壓的設(shè)計而定，而在更深的體內(nèi)部，摻雜濃度可以更高，利于源極與p阱的有效短路。緊鄰p阱區(qū)的是摻雜深度比p阱小的n型重?fù)诫s(n++區(qū))，具有非常小的電阻率和非常小的源極歐姆接觸特性。傍邊是重?fù)诫s的p型區(qū)(p++區(qū))，更優(yōu)地，p++區(qū)深度大于傍邊的n++區(qū)，與p阱接觸更深，實現(xiàn)與p阱實現(xiàn)非常小電阻的電連接。

柵極與肖特基金屬和源極通過層間介質(zhì)隔離，肖特基金屬與源極最后通過互聯(lián)壓塊金屬形成電連接。更優(yōu)地，肖特基金屬的兩端部分金屬在隔離介質(zhì)上部，形成具有場板結(jié)構(gòu)的肖特基二極管。肖特基金屬在JFET區(qū)上方，寬度比JFET區(qū)小，非常好的利用了JFET區(qū)的面積，具有更高的集成度和原胞密度。相比于常規(guī)的MOSFET，JFET上方是介質(zhì)和多晶硅，相應(yīng)的貢獻很大一部分柵源、柵漏電容。而新器件結(jié)構(gòu)中減少了大部分這方面的電容，因此可以有效減少輸入輸出電容，改進器件的開關(guān)性能。

柵極包括柵介質(zhì)及所述柵介質(zhì)上方的多晶硅導(dǎo)電層；所述柵介質(zhì)的厚度大于10nm，根據(jù)介質(zhì)的介電常數(shù)和設(shè)計的閾值電壓而定。柵介質(zhì)可以是熱氧化生長的SiO₂，也可以是淀積的SiO₂，如CVD法或ALD法淀積，也可以是淀積的高K介質(zhì)(高介電常數(shù)介質(zhì))，如HfO₂等。如對于熱氧化生長的SiO₂，優(yōu)選地厚度為40-80nm。多晶硅上的層間介質(zhì)層，對于無場板的肖特基金屬可以一次生長厚的介質(zhì)，厚介質(zhì)可以減少柵源之間的電容；對于有場板的肖特基金屬可以分兩次生長，第一層介質(zhì)相對較薄，同時作為場板，第二層介質(zhì)較厚，進行層間隔離。柵介質(zhì)與其上的多晶硅導(dǎo)電層部分與源n++區(qū)重疊，部分與JFET區(qū)重疊，完全覆蓋p阱區(qū)的表面部分，實現(xiàn)對溝道進行有效控制。多晶硅導(dǎo)電層比柵介質(zhì)層尺寸稍小一些。

本申請的襯底為高摻雜低電阻的n+層或者n++層，濃度大于1E18cm-³；緩沖層的濃度大概為1E18cm-³，厚度約1-2μm，緩沖層可以非常好的減少襯底與外延層之間的晶格不匹配，同時終結(jié)部分襯底的缺陷在緩沖層中，避免缺陷延伸到漂移層。所述漂移層的濃度在1E14-1E17cm-³之間，厚度大于5μm；承擔(dān)器件耐壓功能，濃度、厚度根據(jù)器件的額定耐壓優(yōu)化設(shè)計而定。JFET區(qū)的摻雜濃度可以與漂移區(qū)相同，更優(yōu)地JFET區(qū)的摻雜濃度比漂移區(qū)更高，則需要在漂移區(qū)上再外延一層JFET層，濃度在1E15-1E17cm-³之間,厚度一般大于0.5μm。

本申請的JFET區(qū)兩側(cè)為p阱區(qū)，JFET區(qū)的寬度使得器件在阻擋狀態(tài)下p阱區(qū)能有效耗盡JFET區(qū)，對JFET區(qū)表面形成屏蔽。p阱區(qū)的摻雜濃度可以是均勻的，更優(yōu)地，在柵介質(zhì)下方的溝道區(qū)，摻雜濃度稍低，根據(jù)閾值電壓的設(shè)計而定，而在更深的體內(nèi)部，摻雜濃度可以更高，利于源極與p阱的有效短路。緊鄰p阱區(qū)的是摻雜深度比p阱小的n型重?fù)诫s(n++區(qū))，濃度大于1E19cm-3，深度大于100nm，具有非常小的電阻率和非常小的源極歐姆接觸特性。傍邊是重?fù)诫s的p型區(qū)(p++區(qū))，濃度大于1E19cm-3，深度大于100nm，與p阱實現(xiàn)非常好的電連接。n++區(qū)與p阱底部有一定的間隔，避免在沒有達(dá)到額定電壓前p阱區(qū)耗盡穿通，從而引起漏電。

柵介質(zhì)與其上的多晶硅導(dǎo)電層部分與源n++區(qū)重疊，部分與JFET區(qū)重疊，完全覆蓋p阱區(qū)的表面部分，實現(xiàn)對溝道進行有效控制。多晶硅導(dǎo)電層比柵介質(zhì)上尺寸稍小一些。柵介質(zhì)的厚度大于10nm，根據(jù)介質(zhì)的介電常數(shù)和設(shè)計的閾值電壓而定。肖特基金屬可以是Ti、Mo、TiW、Ni、Pt等多種金屬，一般伴有淀積后的退火工藝，改善肖特基接觸性能。

源互聯(lián)金屬與金屬壓塊可以同時淀積，把源極、肖特基電極進行電連接，并做上非常厚的壓塊金屬，利于封裝應(yīng)用?；ヂ?lián)金屬也可以與肖特基金屬同時完成，如同時淀積兩層金屬，第一層金屬如用Ti、Mo、TiW等作為互聯(lián)(同時作為肖特基金屬)，第二層金屬用厚的Al，AlSi，AlSiCu，AlCu、Ag、Au等作為壓塊金屬，一般厚度在3μm以上。與此同時柵壓塊金屬也完成，并與各原胞柵極進行了互聯(lián)。柵與源的壓塊之間是電隔離的。背面的厚電極金屬做在歐姆接觸之上，一般可以用TiNiAg、VNiAg、TiNiAu、VNiAu等各種金屬，總厚度一般大于1μm。

本發(fā)明中提到的n型摻雜與p型摻雜是相對而言的，亦可稱為第一摻雜與第二摻雜，亦即n型與p型互換對器件同樣適用。

本發(fā)明中器件結(jié)構(gòu)不僅適用于SiC，也可同樣適用于Si、GaN、Ga₂O₃等半導(dǎo)體材料，但制備方法不一樣。

上面所述只是為了說明本發(fā)明，應(yīng)該理解為本發(fā)明并不局限于以上實施例，符合本發(fā)明思想的各種變通形式均在本發(fā)明的保護范圍之內(nèi)。