本發(fā)明涉及集成電路制造技術領域，尤其涉及一種閃存存儲陣列及其制造方法。

背景技術：

目前浮柵型norflash(或非閃存)存儲陣列是以浮柵晶體管為基本單元，其中的多個浮柵晶體管以并聯(lián)方式連接，每個浮柵晶體管在漏端(drain)均有接觸孔(contact)相連，以連接到相應的位線(bl)上，由此，一方面造成單個存儲位(bit，即存儲單元)的尺寸大，進而使得整個存儲陣列的面積大；另一方面造成norflash存儲陣列的制作工藝復雜，再繼續(xù)向小尺寸微縮(shrink)時，會面臨工藝的挑戰(zhàn)及成本的增加。

技術實現(xiàn)要素：

本發(fā)明的目的在于一種閃存存儲陣列及其制造方法，能夠減小存儲單元的面積，降低工藝難度。

為了實現(xiàn)上述目的，本發(fā)明提供一種閃存存儲陣列，包括：

半導體襯底；

多條源極區(qū)和多條漏極區(qū)，按列平行且相間的排列在所述半導體襯底內(nèi)，且相鄰的源極區(qū)和漏極區(qū)之間存在間隔區(qū)；

多條控制柵極線，按行平行排列在所述半導體襯底上；

多個存儲節(jié)點，位于所述控制柵極線和所述間隔區(qū)的交疊處，且位于所述控制柵極線和所述間隔區(qū)之間；

多個導電接觸插塞，相應的設置在每條所述源極區(qū)的一端上方和每條所述漏極區(qū)的一端上方，且均位于所述端的相鄰的邊緣的控制柵極線的外側。

可選的，所述存儲節(jié)點包括依次位于所述交疊處的間隔區(qū)表面上的隧穿介質(zhì)層、浮柵層以及柵間介質(zhì)層。

可選的，所述隧穿介質(zhì)層包括氧化硅、氮化硅、氮氧化硅和高k介質(zhì)中的至少一種；所述柵間介質(zhì)層包括氧化硅、氮化硅和氮氧化硅中的至少一種。

可選的，偶數(shù)列的所述源極區(qū)的一端上方的導電接觸插塞和第一金屬互連線電接觸，奇數(shù)列的所述源極區(qū)的一端上方的導電接觸插塞和第二金屬互連線電接觸；每條所述漏極區(qū)的一端上方的導電接觸插塞與相應的第三金屬互連線電接觸，以形成位線。

可選的，所述多個導電接觸插塞均位于所述閃存存儲陣列的同一端；或者所有源極區(qū)上方的導電接觸插塞位于所述閃存存儲陣列的一端，所有漏極區(qū)上方的導電接觸插塞位于所述閃存存儲陣列的另一端。

可選的，所述閃存存儲陣列為或非閃存的存儲陣列。

本發(fā)明還提供一種閃存存儲陣列的制造方法，包括以下步驟：

提供半導體襯底，在所述半導體襯底上依次形成隧穿介質(zhì)層和浮柵層；

按列方向至少刻蝕所述浮柵層，以形成多條按列排列的溝槽；

對所述溝槽底部的半導體襯底進行源極區(qū)離子注入或者漏極區(qū)離子注入，以形成按列平行且相間的排列在所述半導體襯底內(nèi)的多條源極區(qū)和多條漏極區(qū)，且相鄰的源極區(qū)和漏極區(qū)之間存在間隔區(qū)；

在所述浮柵層以及源極區(qū)和漏極區(qū)的上方依次形成柵間介質(zhì)層和控制柵極層；

按行方向依次刻蝕所述控制柵極層、柵間介質(zhì)層、浮柵層和隧穿介質(zhì)層至所述半導體襯底表面，以形成控制柵極線以及浮柵；以及

在所述源極區(qū)的一端方和漏極區(qū)的一端上方形成導電接觸插塞。

可選的，對所述溝槽底部的半導體襯底進行源極區(qū)離子注入或者漏極區(qū)離子注入之前，先對所述溝槽底部的半導體襯底進行輕摻雜漏區(qū)離子注入。

可選的，所述隧穿介質(zhì)層包括氧化硅、氮化硅、氮氧化硅和高k介質(zhì)中的至少一種；所述柵間介質(zhì)層包括氧化硅、氮化硅和氮氧化硅中的至少一種。

可選的，所述制造方法還包括：

在所述浮柵層以及源極區(qū)和漏極區(qū)上形成柵間介質(zhì)層之前，在所述浮柵層和所述溝槽表面上形成暴露出所述浮柵層頂部的覆蓋介質(zhì)層；

對暴露出的不同位置的所述浮柵層進行回刻蝕

可選的，在所述溝槽底部的源極區(qū)和漏極區(qū)上形成導電接觸插塞的步驟包括：

在所述源極區(qū)、漏極區(qū)和控制柵極線表面上形成自對準金屬硅化物；

在包含所述自對準金屬硅化物的整個表面上覆蓋層間介電層；

刻蝕所述源極區(qū)的一端上方和所述漏極區(qū)的一端上方的層間介電層，直至所述自對準金屬硅化物表面，以形成接觸窗口；

在所述接觸窗口中填充導電金屬，以形成導電接觸插塞。

可選的，所述制造方法還包括：在包含所述自對準金屬硅化物的整個表面上覆蓋層間介電層之前，先在包含所述自對準金屬硅化物的整個表面上覆蓋一層接觸刻蝕停止層；刻蝕所述源極區(qū)的一端方和所述漏極區(qū)的一端上方的層間介電層和接觸刻蝕停止層，直至所述自對準金屬硅化物表面，以形成接觸窗口。

可選的，在所述層間介電層和所述導電接觸插塞的上方形成多條金屬互連線，所述多條金屬互連線包括一條第一金屬互連線、一條第二金屬互連線和多條不同于第一金屬互連線和第二金屬互連線的第三金屬互連線，且偶數(shù)列的所述源極區(qū)的一端上方的導電接觸插塞和所述第一金屬互連線電接觸，奇數(shù)列的所述源極區(qū)的一端上方的導電接觸插塞和所述第二金屬互連線電接觸；每條所述漏極區(qū)的一端上方的導電接觸插塞與相應的第三金屬互連線電接觸，以形成位線。

可選的，所述閃存存儲陣列為或非閃存的存儲陣列。

與現(xiàn)有技術相比，本發(fā)明的技術方案具有以下有益效果：

1、本發(fā)明的閃存存儲陣列，包括按列平行且相間排列的源極區(qū)和漏極區(qū)、按行平行排列的控制柵極線(cg)、位于控制柵極線與源極區(qū)和漏極區(qū)之間的間隔區(qū)交疊處的存儲節(jié)點以及位于每條源極區(qū)一端上方和每條漏極區(qū)一端上方的導電接觸插塞，即一個存儲位(bit，或稱為存儲單元)的源極區(qū)和漏極區(qū)分屬兩列，每個存儲位的漏極區(qū)不再需要導電接觸插塞(contact)，同一列上的存儲位的源極和漏極由共同的兩個導電接觸插塞分別連接，避免了現(xiàn)有存儲陣列中的存儲位間的隔離結構以及每個存儲位漏極區(qū)的導電接觸插塞，大幅減低了單個存儲位的面積，為控制柵極線方向(即行方向、字線wl方向)的設計尺寸微縮(shrink)提供了可行性，例如當所述閃存存儲陣列為65nmnor閃存的存儲陣列時，每個存儲位的面積降低至180nm(wl)*120nm(bl),是目前45nmnor閃存的單個存儲位面積的81.4％。

2、本發(fā)明的閃存存儲陣列的制造方法，先形成按列平行且相間的排列在所述半導體襯底內(nèi)的多條源極區(qū)和多條漏極區(qū)，后形成按行平行排列的控制柵極線以及在間隔區(qū)和控制柵極線之間形成浮柵，取消了用于存儲位間隔離的sti隔離工藝以及用于每個存儲位漏極區(qū)的導電接觸插塞工藝，大幅減低了用于形成導電接觸插塞的接觸窗口的刻蝕和填充的工藝難度，為控制柵極線方向(即行方向、字線方向)的設計尺寸微縮提供了可行性。

附圖說明

圖1a是一種浮柵型nor閃存器件的存儲陣列等效電路圖；

圖1b是圖1a所示的浮柵型nor閃存器件的存儲陣列版圖結構示意圖；

圖1c是沿圖1b所示的存儲陣列版圖的xx’方向的剖面結構示意圖；

圖1d是沿圖1b所示的存儲陣列版圖的yy’方向的剖面結構示意圖；

圖2a是本發(fā)明具體實施例的閃存存儲陣列的版圖結構示意圖；

圖2b是沿圖2a所示的閃存存儲陣列版圖的xx’方向的剖面結構示意圖；

圖2c是圖2a所示的閃存存儲陣列的等效電路示意圖；

圖3是本發(fā)明具體實施例的閃存存儲陣列的制造方法流程圖；

圖4a至4f是本發(fā)明具體實施例的閃存存儲陣列的制造方法中的器件結構剖面示意圖。

具體實施方式

請參考圖1a，在目前的浮柵型norflash(或非/反或閃存)中，其存儲陣列是以浮柵晶體管cell為基本單元，多個浮柵晶體管mos按矩陣(即按行按列)排列，并通過并聯(lián)方式相互連接，各個浮柵晶體管mos的源極s共同由commonsource(公共源線)連接，漏極d分別連接至相應的位線(bitline，bl)bl0、bl1、…、bln-1、bln上，柵極g連接到相應的字線(wordline，wl，即控制柵極線)wl0、wl1、wl2、wl3、…。該存儲陣列對應的版圖(layout)如圖1b所示，包括有源區(qū)(aa)101、淺溝槽隔離結構(sti)102、控制柵極線(cg，即字線)103、浮柵(fg)104、源極區(qū)105、漏極區(qū)106以及漏極區(qū)106上的導電接觸插塞(contact)107，有源區(qū)101按列排列，控制柵極線103按行排列，每條控制柵極線103和有源區(qū)101的交疊處即為存儲單元cell的位置，同列的存儲單元cell共用同一條有源區(qū)101，且每個存儲單元cell的源極區(qū)105和漏極區(qū)106位于同一列有源區(qū)101中，同行的存儲單元cell共用同一條控制柵極線，圖1c和圖1d分別示出了所述存儲陣列的每行結構和每列結構的剖面結構，每列有源區(qū)101通過淺溝槽隔離結構102隔離開來，有源區(qū)101和浮柵104之間有隧穿氧化層108，浮柵104和控制柵極線103之間有ono(氧化層-氮化層-氧化層)層109，導電接觸插塞107形成在層間介電層110中，且通過硅化物112與漏極區(qū)105電接觸。目前的這種存儲陣列的一種制造方法包括以下步驟：

首先，提供半導體襯底100，在所述半導體襯底100上依次沉積隧穿氧化層108和浮柵層104；

然后，刻蝕所述浮柵層104、隧穿氧化層108及半導體襯底100形成按列排列的多個淺溝槽；

接著，在所述淺溝槽中填充頂端高于所述浮柵層104隔離介質(zhì)，再通過平坦化工藝使所述隔離介質(zhì)與浮柵層104處于同一平面，并進一步回刻所述隔離介質(zhì)以去除位于相鄰浮柵層104之間的部分，從而形成sti102和按列排列的有源區(qū)101；

然后，在浮柵層104、sti102和有源區(qū)101表面上沉積ono層109以及控制柵層，并刻蝕控制柵層、ono層109和浮柵層104，以形成按行排列的控制柵極線103以及獨立的浮柵104，獨立的浮柵104位于控制柵極線103和有源區(qū)101的交疊處；

接著，在浮柵104至控制柵極線103的疊層結構兩側形成側墻，并對所述疊層結構和側墻兩側暴露出的有源區(qū)101進行源漏離子注入，形成源極區(qū)105和漏極區(qū)106；

然后，在控制柵極線103和漏極區(qū)106上形成自對準硅化物112；

之后，沉積層間介質(zhì)層110，并刻蝕漏極區(qū)106上方的層間介電層110形成接觸窗口，在接觸窗口中填充鎢等導電物質(zhì)以形成導電接觸插塞107。

由于上述的浮柵型norflash的每個存儲單元cell在漏極區(qū)105均有導電接觸插塞107相連，一方面導電接觸插塞107本身的尺寸使得單個存儲位(bit)的尺寸較大，進而使整個存儲陣列的面積較大，例如45nm制程下采用自對準接觸孔工藝形成的存儲陣列，單個bit的尺寸是225nm(wl，字線)*118nm(bl，位線)，其柵極長度(即cglength)為105nm，其有源區(qū)101的線寬(即aawidth)為59nm，其有源區(qū)101之間的sti102的線寬(即aaspace)為59nm，其源極區(qū)106的線寬(即sourcespace)是120nm，其漏極區(qū)105的線寬(即drainspace)是120nm；再例如65nm制程下采用自對準接觸孔工藝形成的存儲陣列，單個bit的尺寸是300nm(wl，字線)*150nm(bl，位線)，其柵極長度(cglength)為125nm，其有源區(qū)101的線寬為70nm，其有源區(qū)101之間的sti102的線寬為59nm，其硅化物112的線寬(sasspace)是95nm，其漏極區(qū)105的線寬是225nm；另一方面，由于需要在每個存儲單元的漏極區(qū)105上制作導電接觸插塞107，工藝復雜，在存儲陣列繼續(xù)向小尺寸微縮時會面臨工藝的挑戰(zhàn)及成本的增加。

本發(fā)明的技術方案主要是通過定義新的存儲陣列，取消上述存儲陣列中有源區(qū)之間的sti102(即取消同行浮柵底部的sti)，同時取消每個bit漏極區(qū)的導電接觸插塞，使同列的所有存儲位的源極區(qū)(源端)和漏極區(qū)(漏端)由兩個導電接觸插塞分別連接，從而大幅減低單個bit的面積，大幅降低導電接觸插塞的工藝窗口的刻蝕和填充難度，為控制柵極線(即字線)方向的設計尺寸微縮提供了可行性。

為使本發(fā)明的目的、特征更明顯易懂，下面結合附圖對本發(fā)明的具體實施方式作進一步的說明，然而，本發(fā)明可以用不同的形式實現(xiàn)，不應只是局限在所述的實施例。

請參考圖2a和圖2b，本發(fā)明提供一種閃存存儲陣列，包括：半導體襯底200、多條源極區(qū)201、多條漏極區(qū)202、多個存儲節(jié)點cell、多條控制柵極線203以及多個導電接觸插塞205。其中，源極區(qū)201和漏極區(qū)202按列平行且相間的排列在所述半導體襯底200內(nèi)，且相鄰的源極區(qū)201和漏極區(qū)202之間存在間隔區(qū)(即列向上未進行源漏區(qū)離子摻雜的半導體襯底200)?？刂茤艠O線(cg)203即字線wl，按行平行排列在所述半導體襯底200上，每條控制柵極線203均與各條源極區(qū)201和漏極區(qū)202垂直相交。存儲節(jié)點cell(即存儲位)分別位于每條控制柵極線203和每條間隔區(qū)的交疊處，且位于該條控制柵極線203和所述間隔區(qū)之間，所有的存儲節(jié)點cell按行按列形成存儲陣列，請參考圖2b，本實施例的存儲節(jié)點cell包括依次位于半導體襯底200表面上的隧穿介質(zhì)層206、浮柵層204、柵間介質(zhì)層208，所述隧穿介質(zhì)層206可以為單層結構，也可以為疊層結構，其材質(zhì)可以包括氧化硅、氮化硅、氮氧化硅和高k介質(zhì)中的至少一種；所述柵間介質(zhì)層208可以為單層結構，也可以為疊層結構，其材質(zhì)包括氧化硅、氮化硅和氮氧化硅中的至少一種，例如柵間介質(zhì)層208為ono(氧化層-氮化層-氧化層)疊層結構。存儲節(jié)點cell與其兩側的源極區(qū)201部分、漏極區(qū)202部分及上方的控制柵極線203部分形成一個浮柵型mos管(即一個存儲單元)，在導電接觸插塞205傳遞的信號下實現(xiàn)數(shù)據(jù)存儲、擦除等。各個導電接觸插塞205分別相應的設置在各條所述源極區(qū)201的一端上方和各條所述漏極區(qū)202的一端上方，且均位于所述端的相鄰的邊緣的控制柵極線203的外側。由此，同列上的存儲單元的源極區(qū)201(即浮柵型mos管的源端)通過該列源極區(qū)201端部上的一個導電接觸插塞205連接，所述同列上的存儲單元的漏極區(qū)202(即浮柵型mos管的漏端)通過該列漏極區(qū)202端部上的一個導電接觸插塞205連接，且偶數(shù)列的源極區(qū)201的一端上方的導電接觸插塞205和第一金屬互連線(未圖示)電接觸，奇數(shù)列的源極區(qū)202的一端上方的導電接觸插塞205和第二金屬互連線(未圖示)電接觸；各條所述漏極區(qū)的一端上方的導電接觸插塞205分別與相應的一條第三金屬互連線(未圖示)電接觸，以形成各條位線。

請參考圖2c，圖2c為圖2a所示的閃存存儲陣列版圖的等效電路，該存儲陣列電路包括排列成m行n列的矩陣形式的m*n個浮柵型mos管，各行浮柵型mos管的柵極(g，即控制柵極)連接到相應的字線wl1、wl2、…、wlm-1、wlm上，字線wl1、wl2、…、wlm-1、wlm即m條控制柵極線203按行排列形成，各列浮柵型mos管的漏端(d)連接到相應的位線bl0、bl1、…、bln-1、bln上，位線bl0、bl1、…、bln-1、bln可以是n條漏極區(qū)202，也可以是n條漏極區(qū)202端部上方的導電接觸插塞205連接的n條第三金屬互連線(未圖示)，各列浮柵型mos管的源端(s)連連接到相應的源線sl0、sl1、…、sln-1、sln上，且偶數(shù)列的源線sl0、sl2、sl4…的一端連接在一起形成“偶數(shù)列源端”，奇數(shù)列的源線sl1、sl3、sl5…的一端連接在一起形成“奇數(shù)列源端”，由此在偶數(shù)列源端和奇數(shù)列源端上輸入相應信號，同時在位線和字線上輸入相應信號時，可以選中相應位置的浮柵型mos管的數(shù)據(jù)存儲等操作，源線sl0、sl1、…、sln-1、sln即n條源極區(qū)201，偶數(shù)列的源極區(qū)201通過各自端部的導電接觸插塞205連接至第一金屬互連線，第一金屬互連線的信號輸入端即作為“偶數(shù)列源端”，奇數(shù)列的源極區(qū)201通過各自端部的導電接觸插塞205連接至第二金屬互連線，第二金屬互連線的信號輸入端即作為“奇數(shù)列源端”。

可選的，所有導電接觸插塞205均位于所述閃存存儲陣列的同一端，以減小工藝的堆疊對準難度；或者所有源極區(qū)201上方的導電接觸插塞205位于所述閃存存儲陣列的一端，所有漏極區(qū)202上方的導電接觸插塞205位于所述閃存存儲陣列的另一端，以有利于減小導電接觸插塞的尺寸，增大存儲陣列的有效面積。

綜上所述，本發(fā)明的閃存存儲陣列，包括按列平行且相間排列的源極區(qū)和漏極區(qū)、按行平行排列的控制柵極線(cg)、位于控制柵極線與源極區(qū)和漏極區(qū)之間的間隔區(qū)交疊處的存儲節(jié)點以及位于每條源極區(qū)一端上方和每條漏極區(qū)一端上方的導電接觸插塞，即一個存儲位(bit，或稱為存儲單元)的源極區(qū)和漏極區(qū)分屬兩列，每個存儲位的漏極區(qū)不再需要導電接觸插塞(contact)，同一列上的存儲位的源極和漏極由共同的兩個導電接觸插塞分別連接，避免了現(xiàn)有存儲陣列中的存儲位間的隔離結構以及每個存儲位漏極區(qū)的導電接觸插塞結構，大幅減低了單個存儲位的面積，為控制柵極線方向(即行方向、字線wl方向)的設計尺寸微縮(shrink)提供了可行性，例如當本發(fā)明的閃存存儲陣列應用于65nmnor閃存時，每個存儲位的面積降低至180nm(wl)*120nm(bl),是目前45nmnor閃存的單個存儲位面積的81.4％。

請參考圖3，本發(fā)明提供一種閃存存儲陣列的制造方法，包括以下步驟：

s1，提供半導體襯底，在所述半導體襯底上依次形成隧穿介質(zhì)層和浮柵層；

s2，按列方向至少刻蝕所述浮柵層，以形成多條按列排列的溝槽；

s3，對所述溝槽底部的半導體襯底進行源極區(qū)離子注入或者漏極區(qū)離子注入，以形成按列平行且相間的排列在所述半導體襯底內(nèi)的多條源極區(qū)和多條漏極區(qū)，且相鄰的源極區(qū)和漏極區(qū)之間存在間隔區(qū)；

s4，在所述浮柵層以及源極區(qū)和漏極區(qū)的上方依次形成柵間介質(zhì)層和控制柵極層；

s5，按行方向依次刻蝕所述控制柵極層、柵間介質(zhì)層、浮柵層和隧穿介質(zhì)層至所述半導體襯底表面，以形成控制柵極線以及浮柵；以及

s6，在所述源極區(qū)的一端方和漏極區(qū)的一端上方形成導電接觸插塞。

請參考圖4a，在步驟s1中，提供的半導體襯底400可以為硅(si)、硅鍺(sige)、絕緣層上覆硅(soi)、絕緣層上覆硅鍺(sgoi)或絕緣層上覆鍺(goi)等。可以采用離子注入的方式可形成不同功能的阱區(qū)，例如半導體襯底400為p型襯底，可以先使用傳統(tǒng)的光掩模和離子注入技術，形成深n阱區(qū)(未圖示)，接著在深n阱區(qū)中形成p阱區(qū)，之后可以進行用于調(diào)節(jié)存儲區(qū)和外圍區(qū)的閾值電壓的離子注入，并在完成離子注入后去除光掩模。接著可以采用熱氧化工藝或者低壓化學氣相沉積(lpcvd)工藝等在半導體襯底400的整個表面上形成隧穿介質(zhì)層401，所述隧穿介質(zhì)層401可以是單層結構，也可以是疊層結構，其材質(zhì)包括氧化硅、氮化硅、氮氧化硅和高k介質(zhì)中的至少一種。然后采用化學氣相沉積工藝等在隧穿介質(zhì)層401表面上形成浮柵層402，浮柵層402的材質(zhì)可以包括多晶硅、氮化硅、硅點或金屬點中的至少一種。當浮柵層402為多晶硅時，優(yōu)選地在沉積的同時進行原位摻雜(in-situ)，以提高器件性能。

請繼續(xù)參考圖4a，在步驟s2中，依次刻蝕所述浮柵層402、隧穿介質(zhì)層401及半導體襯底400形成多條溝槽403，溝槽403按列排列在半導體襯底400表面上且數(shù)量為偶數(shù)，以在后續(xù)利用奇數(shù)列的溝槽形成源極區(qū)404，利用偶數(shù)列的溝槽形成漏極區(qū)405；在本發(fā)明的其他實施例中，為了更好的保護底部半導體襯底400，也可以僅僅刻蝕所述浮柵層402形成溝槽403，以利用隧穿介質(zhì)層401防止半導體襯底400在后續(xù)源漏區(qū)離子注入中產(chǎn)生額外的損傷。

請繼續(xù)參考圖4a，在步驟s3中，在按列排列的溝槽403形成后，可以先對溝槽403底部的半導體襯底400進行輕摻雜漏極(lightlydopeddrain，ldd)離子注入，以形成輕摻雜區(qū)406，所述輕摻雜漏極離子注入工藝中使用的離子可以為砷，用以降低短信道效應、提升性能、增強內(nèi)存寫入效率。然后分別對奇數(shù)列和偶數(shù)列的溝槽403底部的半導體襯底400進行不同的重摻雜源漏離子注入，以使奇數(shù)列溝槽403底部的半導體襯底400形成源極區(qū)404(或漏極區(qū)405)，使偶數(shù)列溝槽403底部的半導體襯底400形成漏極區(qū)405(或源極區(qū)404)。相鄰的源極區(qū)404和漏極區(qū)405之間存在的間隔區(qū)即步驟s2刻蝕后剩余的浮柵層402底部的半導體襯底400部分。半導體襯底400為p型襯底時，源極區(qū)404中注入的離子可以為磷與砷，漏極區(qū)405中注入的離子可以是磷。當用于制作65nm的nor閃存時，源極區(qū)404的線寬可以是60nm,漏極區(qū)405的線寬可以是60nm。顯然本步驟直接利用溝槽形成源極區(qū)和漏極區(qū)，這是不同于現(xiàn)有技術中利用溝槽形成淺溝槽隔離結構的技術。

請參考圖4b至4d，為了調(diào)整存儲陣列各存儲節(jié)點之間的高度梯度以及增強后續(xù)形成的浮柵和控制柵極線之間的絕緣性，可以先采用低溫熱氧化(lto)工藝或者沉積工藝至少在浮柵層402的側壁和頂部形成覆蓋介質(zhì)層407；然后，請參考圖4c，通過化學機械研磨(cmp)工藝去除浮柵層402頂部的覆蓋介質(zhì)層407，并對暴露出的不同位置的浮柵層402的進行一定程度的回刻蝕，回刻蝕的深度在不同位置可以相同，也可以不同，例如圖4d中402a位置和402b位置的浮柵層402回刻蝕深度不同。

請參考圖4e，在步驟s4中，可以采用化學氣相沉積工藝等在浮柵層402、溝槽403表面上依次沉積柵間介質(zhì)層408和控制柵極層409，柵間介質(zhì)層408可以是單層結構，也可以是疊層結構，其材質(zhì)可以包括氧化硅、氮化硅和氮氧化硅中的至少一種。優(yōu)選的，柵間介質(zhì)層408是高溫化學氣相沉積工藝形成的ono(二氧化硅-氮化硅-二氧化硅)三層結構，以提高絕緣性能，改善數(shù)據(jù)存儲性能。控制柵極層409的材質(zhì)可以為多晶硅，也可以為多晶硅及其上方的金屬或金屬硅化物，在控制柵極層409沉積的同時進行原位摻雜(in-situ)，以提高器件性能。

請繼續(xù)參考圖4e，在步驟s5中，按行方向(即在半導體襯底400平面上與源極區(qū)404和漏極區(qū)405垂直的方向)依次刻蝕控制柵極層409、柵間介質(zhì)層408、覆蓋介質(zhì)層407、浮柵層402以及隧穿介質(zhì)層401，以形成控制柵極線和獨立的浮柵，各個控制柵極線與源極區(qū)404、漏極區(qū)405垂直，獨立的浮柵位于相鄰的源極區(qū)404、漏極區(qū)405之間的間隔區(qū)上方。當用于制作65nm的nor閃存時，控制柵極線的線寬(cglength)可以是60nm,每條控制柵極線的左側間隔(cgleftspace)可以是60nn,右側間隔(cgrightspace)可以是60nm。

優(yōu)選的，可以采用側墻工藝在控制柵極線至隧穿介質(zhì)層401的疊層結構(即存儲節(jié)點)側壁上制造柵極側墻(未圖示)，以保證控制柵極線和浮柵之間的隔離性能，并保護制柵極線至隧穿介質(zhì)層401的疊層結構的側壁形貌在后續(xù)工藝中不遭受不利影響。

請參考圖4f，本實施例在步驟s6中，選擇在源極區(qū)404和漏極區(qū)405的同一端上方制作導電接觸插塞，具體過程如下：

首先，在控制柵極線以及包括源極區(qū)404、漏極區(qū)405在內(nèi)的半導體襯底400表面上形成一層氧化硅等保護介質(zhì)層410，此時保護介質(zhì)層410全面覆蓋半導體襯底400上方的整個表面，之后刻蝕保護介質(zhì)層410以暴露出源極區(qū)404的一端、漏極區(qū)405和一端和控制柵極線的一端上用于形成導電接觸插塞的表面；

然后，進行一自對準金屬硅化工藝，即先在包括保護介質(zhì)層410以及控制柵極線、源極區(qū)404、漏極區(qū)405的暴露表面的整個器件表面上沉積鈷(co)、鈦(ti)、鎳(ni)、鎢(w)或鉬(mo)…等耐熱金屬，然后進行一快速熱退火處理工藝，以在所述源極區(qū)404一端、漏極區(qū)405的一端及所述控制柵極線一端上各形成一自對準金屬硅化物(salicidelayer)411，用于降低寄生電阻，之后通過化學機械研磨(cmp)等工藝去除多余的未反應金屬，此時實質(zhì)上僅僅保留了控制柵極線、源極區(qū)404、漏極區(qū)405的暴露表面上的自對準金屬硅化物；

接著，通過化學氣相沉積工藝在包含自對準金屬硅化物的整個器件表面上依次沉積一接觸刻蝕停止層412和一層間介電層413，接觸刻蝕停止層412可以是氧化硅、氮化硅或氮氧化硅，用于保護下方的自對準金屬硅化物411，層間介電層413的材質(zhì)包括氧化硅、磷硅玻璃、硼磷硅玻璃或碳化硅等；并通過化學機械研磨(cmp)或回蝕刻法(etchback)對層間介電層413的頂部進行平坦化，以為后續(xù)工藝提供平坦的工藝表面；

然后，刻蝕層間介電層413和接觸刻蝕停止層，以在所述漏極區(qū)405的一端上方的自對準金屬硅化物411、源極區(qū)404的一端上方的自對準金屬硅化物412以及控制柵極線一端上方的自對準金屬硅化物上形成一接觸開口；

接著，在接觸窗開口內(nèi)形成填充導電材料以形成導電接觸插塞414，具體地，先在層間介電層413和接觸窗口的表面上形成一層粘附層，粘附層的材質(zhì)可以是鈦、氮化鈦、鉭或氮化鉭，之后通過濺鍍工藝向接觸窗口中繼續(xù)填充導電金屬材料，直至填滿接觸窗口，導體金屬的材質(zhì)例如是鋁、鈦、鉻、鎢、鈷、鎳、銅等，然后通過cmp等工藝移除接觸窗開口以外的粘附層和導電金屬，以形成導電接觸插塞414。

之后可以在層間介電層413和導電接觸插塞414表面上繼續(xù)沉積金屬層間介電層，以制造電接觸偶數(shù)列源極區(qū)404上導電接觸插塞414頂部的第一金屬互連線、電接觸奇數(shù)列源極區(qū)404上導電接觸插塞414頂部的第二金屬互連線、電接觸各條漏極區(qū)405上導電接觸插塞414頂部的各條第三金屬互連線，從而完成閃存的制造。

需要說明的是，為了更清晰直觀的理解本發(fā)明的閃存存儲陣列的制造方法，圖4a至圖4e選取了圖2所示的版圖中沿控制柵極線方向且位于控制柵極線位置處的器件剖面結構示意圖，而圖4f僅僅示出了沿控制柵極線方向且位于導電接觸插塞位置處的剖面結構示意圖，本領域技術人員能夠根據(jù)圖4a至圖4f獲悉半導體襯底整個表面上方的結構成型情況。此外，在本發(fā)明的其他實施例中，源極區(qū)404的導電接觸插塞414和漏極區(qū)的導電接觸插塞414的位置可以分屬于存儲陣列的兩端，以有利于導電接觸插塞的尺寸降低和工藝難度的降低。

綜上所述，本發(fā)明的閃存存儲陣列的制造方法，先利用刻蝕浮柵層后形成的溝槽，形成按列平行且相間的排列在所述半導體襯底內(nèi)的多條源極區(qū)和多條漏極區(qū)，之后再形成按行平行排列的控制柵極線以及在間隔區(qū)和控制柵極線之間形成浮柵，取消了用于存儲位間隔離的sti隔離工藝以及用于每個存儲位漏極區(qū)的導電接觸插塞工藝，大幅減低了用于形成導電接觸插塞的接觸窗口的刻蝕和填充的工藝難度，為控制柵極線方向(即行方向、字線方向)的設計尺寸微縮提供了可行性。

顯然，本領域的技術人員可以對發(fā)明進行各種改動和變型而不脫離本發(fā)明的精神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權利要求及其等同技術的范圍之內(nèi)，則本發(fā)明也意圖包含這些改動和變型在內(nèi)。