本實用新型涉及電子器件技術領域，具體涉及一種基于CMOS工藝的單次可編程只讀存儲器。

背景技術：

現有技術中，一種常見的基于CMOS工藝的單次可編程只讀存儲器(OTP EPROM)設計是用浮柵器件(NMOS或PMOS)作為基本存儲單元。其工作原理為：浮柵初始不存儲電荷，器件不通，為邏輯0態(tài)；通過編程(比如用熱載流子注入產生的柵電流)讓浮柵存儲電荷，器件導通，為邏輯1態(tài)。因為PMOS相對于NMOS而言，容易產生熱載流子注入的柵電流，易于編程，所以用浮柵PMOS做存儲單元較為常用，易于實現。如果不使用浮柵PMOS，而是用浮柵NMOS做存儲單元，則需要提高編程電壓。以5V CMOS工藝為例：浮柵PMOS編程電壓大約為7-8V，而浮柵NMOS編程電壓大約為12V。

但在采用了埋溝PMOS的CMOS工藝中，如圖1所示，浮柵PMOS的體端與源端同電位，在這樣情況下，即使PMOS的浮柵初始不存儲電荷(邏輯0態(tài))，其初始漏電也較大(室溫下為>nA級/um寬)，容易被誤判為導通(邏輯1態(tài))。通常的做法是加一層版，為該浮柵PMOS獨立加一個溝道注入，或者阻擋埋溝的P型注入，以獲得較低的漏電以避免誤判，但該方式增加了工藝流程，且可控性差，成本較高。

技術實現要素：

有鑒于此，本實用新型提供了一種基于CMOS工藝的單次可編程只讀存儲器，在不增加工藝的情況下解決浮柵的漏電問題，用以解決現有技術存在的的技術問題，以降低工藝成本，提高可靠性。

本實用新型的技術解決方案是，提供一種以下結構的基于CMOS工藝的單次可編程只讀存儲器，包括選擇管和存儲器件，所述的選擇管與存儲器件串聯，所述選擇管的另一端作為只讀存儲器的正極連接端，所述存儲器件的另一端作為只讀存儲器的負極連接端，并在該端上設有判限電流源；所述的選擇管與存儲器件之間連接有壓差產生器件，所述壓差產生器件上的壓降作為存儲器件體端與源端的電壓差。

可選地，所述的壓差產生器件至少包括一個MOS管，所述的MOS管的柵極與漏極短接。

可選地，所述的壓差產生器件還包括一個可控電流源，所述可控電流源的兩端連接在所述MOS管的柵端和只讀存儲器的負極連接端。

可選地，所述的壓差產生器件包括多個串聯的PMOS管或多個串聯的NMOS管。

可選地，所述壓差產生器件上的壓降在0.6～1.2V之間。

可選地，所述的選擇管為第一PMOS管，所述的存儲器件為浮柵PMOS管，所述浮柵PMOS管的體端與所述只讀存儲器的正極連接端連接。

本實用新型的另一技術解決方案是，提供一種以下結構的單次可編程只讀存儲器，包括選擇管和存儲器件，所述的選擇管與存儲器件串聯，所述選擇管的另一端作為只讀存儲器的正極連接端，所述存儲器件的另一端作為只讀存儲器的負極連接端，并在該端上設有判限電流源；所述的存儲器件的柵端與源端之間并聯有電容。

可選地，增大所述電容尺寸，在浮柵PMOS管的浮柵不存儲電荷的情況下，能進一步降低其漏電。

可選地，所述的電容為PIP電容，所述的PIP電容由如下步驟制成：在P型襯底上形成場區(qū)氧化層，在所述場區(qū)氧化層上淀積第一多晶硅層，在所述第一多晶硅層上形成氧化隔離層，在所述的氧化隔離層上淀積第二多晶硅層。

可選地，所述的第一多晶硅層的長度大于所述第二多晶硅層。以便于電極的引出。

采用本實用新型的結構，與現有技術相比，具有以下優(yōu)點：本實用新型中，由于選擇管與存儲器件之間連接有壓差產生器件，將壓差產生器件上的壓降作為存儲器件體端與源端的電壓差，作為存儲器件的浮柵PMOS體端和源端不再等電位，并且體端電位高于源端，另一個方案則是在浮柵PMOS柵端和源端之間并聯有電容。在PMOS浮柵不存儲電荷的情況下，降低邏輯0狀態(tài)下的漏電，無需增加工藝流程，節(jié)省了成本。

附圖說明

圖1為現有技術中基于CMOS工藝的單次可編程只讀存儲器的結構示意圖；

圖2為本實用新型中基于CMOS工藝的單次可編程只讀存儲器實施例一的結構示意圖；

圖3為本實用新型中基于CMOS工藝的單次可編程只讀存儲器實施例二的結構示意圖；

圖4為存儲器件的漏電與體端/源端之壓差的關系示意圖；

圖5為本實用新型中基于CMOS工藝的單次可編程只讀存儲器實施例三的結構示意圖；

圖6為存儲器件的漏電與電容尺寸的關系；

圖7為本實用新型中PIP電容制作步驟的示意圖。

圖中所示：1、選擇管，1.1、選擇管控制柵，2、存儲器件，2.1、浮柵，3、判限電流源，4、壓差產生器件，5、可控電流源，6、電容。

具體實施方式

以下結合附圖對本實用新型的優(yōu)選實施例進行詳細描述，但本實用新型并不僅僅限于這些實施例。本實用新型涵蓋任何在本實用新型的精神和范圍上做的替代、修改、等效方法以及方案。

為了使公眾對本實用新型有徹底的了解，在以下本實用新型優(yōu)選實施例中詳細說明了具體的細節(jié)，而對本領域技術人員來說沒有這些細節(jié)的描述也可以完全理解本實用新型。

在下列段落中參照附圖以舉例方式更具體地描述本實用新型。需說明的是，附圖均采用較為簡化的形式且均使用非精準的比例，僅用以方便、明晰地輔助說明本實用新型實施例的目的。

參考圖2所示，示意了本實用新型基于CMOS工藝的單次可編程只讀存儲器實施例一的結構。本實用新型包括選擇管1和存儲器件2，所述的選擇管1與存儲器件2串聯，所述選擇管1的另一端作為只讀存儲器的正極連接端(圖中標注：正電極)，所述存儲器件2的另一端作為只讀存儲器的負極連接端(圖中標注：負電極)，并在該端上設有判限電流源3，根據所述判限電流源3進行讀操作，以判斷邏輯0或1狀態(tài)。

所述的選擇管1與存儲器件2之間連接有壓差產生器件4，所述壓差產生器件4上的壓降作為存儲器件2體端與源端的電壓差。所述的壓差產生器件采用一個PMOS管，所述的PMOS管的柵極與漏極短接，即二極管接法，也可以采用多個串聯的PMOS管或多個串聯的NMOS管來實現。所述的選擇管為第一PMOS管，所述的存儲器件為浮柵PMOS管，所述浮柵PMOS管的體端與所述只讀存儲器的正極連接端連接。所述壓差產生器件上的壓降在0.6～1.2V之間，本實施例中優(yōu)選1V。

使用現有浮柵的埋溝PMOS作為存儲單元，無需增加工藝步驟，在通過判限電流源3讀取浮柵PMOS電流時，保持體端電位高于源端1V左右。這種連接方式，因為使用體端作為背柵(back gate)而產生的體效應(body effect)提高了閾值電壓，從而降低了漏電。

參考圖3所示，示意了本實用新型基于CMOS工藝的單次可編程只讀存儲器實施例二的結構。實施例二是在實施例一的基礎上進行的改進，主要區(qū)別在于壓差產生器件做了進一步的改進。

所述的壓差產生器件包括一個可控電流源5和至少一個MOS管，將所述可控電流源的兩端連接在所述MOS管的柵端和只讀存儲器的負極連接端。雖然圖中只示意了一個PMOS管，但是，和實施例一一樣，也可以采用多個串聯的PMOS管或多個串聯的NMOS管，也可以實現。根據控制信號來控制可控電流源5的大小，從而調節(jié)整個壓差產生器件的壓降。

參考圖4所示，示意了存儲器件的漏電與體端/源端之壓差的關系。由圖4可知，浮柵PMOS管的漏電隨著體端/源端之壓差的增大而減小，在1V左右獲得較佳的效果。

參考圖5所示，示意了本實用新型基于CMOS工藝的單次可編程只讀存儲器實施例三的結構。通過在存儲器件的柵端和源端增加器件，即在所述的存儲器件的柵端與源端之間并聯有電容6。在浮柵PMOS管的浮柵不存儲電荷的情況下，電容6能夠降低浮柵的漏電。浮柵PMOS管的柵端電壓由該管子漏端、源端電壓共同決定，而在柵端與源端之間增加電容后，使得該管柵端電壓更靠近源端，即提高柵端電壓，從而降低漏電。

參考圖6所示，示意了本實用新型中PIP電容的制作過程。由圖6可知，隨著所述電容6尺寸的增大，電容尺寸增大意味著其容值相應增大，在浮柵PMOS管的浮柵不存儲電荷的情況下，能進一步降低浮柵漏電。

參考圖7所示，所述的電容為PIP電容，所述的PIP電容由如下步驟制成：在P型襯底上形成場區(qū)氧化層，在所述場區(qū)氧化層上淀積第一多晶硅層，在所述第一多晶硅層上形成氧化隔離層，在所述的氧化隔離層上淀積第二多晶硅層。且所述的第一多晶硅層的長度大于所述第二多晶硅層，以便于電極的引出。

除此之外，雖然以上將實施例分開說明和闡述，但涉及部分共通之技術，在本領域普通技術人員看來，可以在實施例之間進行替換和整合，涉及其中一個實施例未明確記載的內容，則可參考有記載的另一個實施例。

以上所述的實施方式，并不構成對該技術方案保護范圍的限定。任何在上述實施方式的精神和原則之內所作的修改、等同替換和改進等，均應包含在該技術方案的保護范圍之內。