述第一柵極和第二柵極相鄰，所述第二源極、第二漏極的摻雜類(lèi)型 和所述第一源極、第一漏極的摻雜類(lèi)型相反；
[0056] 在所述第二源極、第二漏極上形成金屬硅化物；
[0057] 所述刻蝕阻擋層還覆蓋所述第二柵極，在所述第一柵極和第二柵極之間的第一介 質(zhì)層中形成有氣孔；
[0058] 去除高出所述第一柵極上表面的第一介質(zhì)層和刻蝕阻擋層，所述氣孔露出且形成 位于第一介質(zhì)層上表面的凹槽；
[0059] 所述第二介質(zhì)層覆蓋第二柵極、填充滿所述凹槽。
[0060] 可選地，還包括：
[0061] 在所述接觸孔中填充滿導(dǎo)電材料，所述導(dǎo)電材料作為導(dǎo)電插塞，所述導(dǎo)電插塞與 金屬硅化物電連接。
[0062] 與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點(diǎn)：
[0063] 在形成刻蝕阻擋層之前，在第一源極、第一漏極上形成金屬硅化物。在刻蝕所述刻 蝕阻擋層的條件下，相比硅，金屬硅化物對(duì)刻蝕阻擋層具有低刻蝕選擇比，基本不會(huì)刻蝕金 屬硅化物。金屬硅化物的厚度符合預(yù)期厚度，金屬硅化物的品質(zhì)較好，可降低接觸電阻，提 升晶體管和其他器件之間的性能。
[0064] 進(jìn)一步地，在基底上形成第一柵極時(shí)，還在基底上形成第二柵極，第一柵極和第二 柵極分別為類(lèi)型相反的兩晶體管的柵極，且所述第一柵極和第二柵極相鄰。在形成第一介 質(zhì)過(guò)程中，會(huì)在第一柵極和第二柵極之間的第一介質(zhì)層中形成有氣孔。在去除高出所述第 一柵極上表面的第一介質(zhì)層和刻蝕阻擋層后，氣孔露出且形成位于第一介質(zhì)層上表面的凹 槽。之后，第二介質(zhì)層填充滿所述凹槽。相比于現(xiàn)有技術(shù)的凹槽被金屬材料填充，本技術(shù)方 案的凹槽被介質(zhì)材料填充，確保第一介質(zhì)層和第二介質(zhì)層起到良好的隔離效果。
【附圖說(shuō)明】
[0065]圖1~圖5是現(xiàn)有技術(shù)的包括金屬柵極的CMOS器件在形成過(guò)程中的剖面結(jié)構(gòu)示 意圖；
[0066]圖6~圖14是本發(fā)明具體實(shí)施例的晶體管在形成過(guò)程中的剖面結(jié)構(gòu)示意圖；[0067]圖15~圖17是本發(fā)明另一實(shí)施例的晶體管在形成過(guò)程中的剖面結(jié)構(gòu)示意圖；
[0068]圖18~圖23是本發(fā)明又一實(shí)施例的晶體管在形成過(guò)程中的剖面結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0069] 針對(duì)現(xiàn)有技術(shù)存在的問(wèn)題進(jìn)行分析，發(fā)現(xiàn)：參照?qǐng)D4,相比于硅帽7的厚度，金屬硅 化物16的厚度明顯變薄，小于預(yù)期厚度，這使得后續(xù)導(dǎo)電插塞17和鍺硅層5 (參照?qǐng)D5)之 間的接觸電阻、導(dǎo)電插塞17和碳硅層6 (參照?qǐng)D5)之間的接觸電阻增大，信號(hào)傳遞穩(wěn)定性 下降、速率較低，進(jìn)而造成CMOS器件性能不佳。究其原因，雖然刻蝕阻擋層8可在刻蝕第一 介質(zhì)層9后阻擋過(guò)刻蝕硅帽7,但是，在接著刻蝕所述刻蝕阻擋層8時(shí)，為使硅帽7全部露出 以進(jìn)行金屬硅化處理形成金屬硅化物16,通常會(huì)在刻蝕所述刻蝕阻擋層8時(shí)，過(guò)刻蝕硅帽 7,這就造成硅帽7的厚度減薄60A~ 100A,最終形成的金屬硅化物16的厚度較薄。
[0070]另外，參照?qǐng)D1，隨著集成度提高，相鄰兩第一偽柵極3和第二偽柵極4之間的間距 減小，在沉積形成第一介質(zhì)層9時(shí)，在第一偽柵極3和第二偽柵極4之間的第一介質(zhì)層9中 形成氣孔20,氣孔20與第一偽柵極3上表面和第二偽柵極4上表面基本持平。參照?qǐng)D2， 在化學(xué)機(jī)械研磨第一介質(zhì)層9后，氣孔20 (參照?qǐng)D1)破裂，在對(duì)應(yīng)氣孔20 (參照?qǐng)D1)位 置的第一介質(zhì)層9上表面形成一個(gè)較小凹槽21。參照?qǐng)D3,在形成第一金屬柵極11和第二 金屬柵極13過(guò)程，凹槽21 (參照?qǐng)D2)中填充滿金屬材料22。參照?qǐng)D4,金屬材料22被第 二介質(zhì)層14所覆蓋。當(dāng)CMOS器件工作時(shí)，該金屬材料22會(huì)降低第一介質(zhì)層9和第二介質(zhì) 層14的隔離效果，造成相鄰第一金屬柵極和第二金屬柵極的信號(hào)串?dāng)_，影響CMOS器件的性 能。
[0071] 為解決上述問(wèn)題，本發(fā)明技術(shù)方案提出了一種新的晶體管形成方法。使用該方法， 在形成刻蝕阻擋層之前，在所述第一源極、第一漏極上形成金屬硅化物。在刻蝕所述刻蝕阻 擋層的條件下，相比硅，金屬硅化物對(duì)刻蝕阻擋層具有低刻蝕選擇比，基本不會(huì)刻蝕金屬硅 化物。
[0072] 為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更為明顯易懂，下面結(jié)合附圖對(duì)本發(fā)明 的具體實(shí)施例做詳細(xì)的說(shuō)明。
[0073] 在本實(shí)施例中，使用后柵工藝形成金屬柵極。
[0074] 參照?qǐng)D6,提供基底100,在所述基底100上形成有偽柵極101 ;
[0075] 在所述偽柵極101側(cè)壁形成側(cè)墻102 ;
[0076] 以所述側(cè)墻102為掩模，對(duì)偽柵極101兩側(cè)基底進(jìn)行離子注入形成第一源極103、 第一漏極104。
[0077] 在具體實(shí)施例中，在基底100上形成偽柵極101的方法包括：
[0078] 在所述基底100上形成偽柵極材料層，所述偽柵極材料為非晶碳、或多晶硅，具體 使用化學(xué)氣相沉積（ChemicalVaporDeposition,CVD)或物理氣相沉積（PhysicalVapor Deposition，PVD)形成；
[0079] 對(duì)所述偽柵極材料層進(jìn)行圖形化形成偽柵極101。
[0080] 在偽柵極101側(cè)壁形成側(cè)墻102的方法包括：
[0081] 在基底100上形成側(cè)墻材料層，側(cè)墻材料層覆蓋偽柵極101和基底100,側(cè)墻 材料為SiN、SiON、SiOBN或SiOCN，具體使用化學(xué)氣相沉積或原子層沉積（AtomicLayer Deposition,ALD)；
[0082] 回刻蝕所述側(cè)墻材料層，去除偽柵極101上、基底100上的側(cè)墻材料層，剩余偽柵 極101側(cè)壁的側(cè)墻材料層作為側(cè)墻102。
[0083] 對(duì)第一源極103和第一漏極104中注入的離子類(lèi)型與待形成的晶體管的類(lèi)型有 關(guān)：當(dāng)待形成的晶體管為P型晶體管，第一源極103和第一漏極104中注入的離子為P型離 子；當(dāng)待形成的晶體管為N型晶體管，第一源極103和第一漏極104中注入的離子為N型離 子。
[0084] 在具體實(shí)施例中，基底100可以是娃基底、錯(cuò)基底或者絕緣體上娃基底等；或者基 底100的材料還可以包括其它的材料，例如砷化鎵等III-V族化合物。本領(lǐng)域的技術(shù)人員 可以根據(jù)需要選擇基底，因此基底的類(lèi)型不應(yīng)限制本發(fā)明的保護(hù)范圍。
[0085] 參照?qǐng)D7,在第一源極103、第一漏極104上形成硅帽105。
[0086] 在第一源極103和第一漏極104上形成硅帽105的方法為外延生長(zhǎng)。具體地，在 基底上形成掩模層，該掩模層露出第一源極103和第一漏極104,之后使用外延生長(zhǎng)法，在 第一源極103和第一漏極104上形成娃帽105。
[0087] 硅帽105的厚度范圍為100A~160A。如果硅帽105的厚度小于100A，后續(xù)金屬硅 化物較薄，無(wú)法起到降低導(dǎo)電插塞和源極、漏極之間的接觸電阻的作用。如果硅帽105的厚 度大于160A,則后續(xù)金屬硅化物厚度較大，將沒(méi)有足夠的空間形成刻蝕阻擋層和第一介質(zhì) 層。
[0088] 參照?qǐng)D8,在基底100上形成第三介質(zhì)層113,第三介質(zhì)層113覆蓋基底100、硅帽 105和偽柵極101，第三介質(zhì)層113上表面和偽柵極101上表面基本持平。
[0089] 在基底100上形成第三介質(zhì)層113的方法包括：
[0090] 第三介質(zhì)層113的材料為氧化娃，使用高密度等離子體（HighDensityPlasma, HDP)沉積、HARP或流動(dòng)化學(xué)氣相沉積（FlowableChemicalVaporDeposition，F(xiàn)CVD)形成 氧化硅層，此三種工藝均具有良好的填充性，其中HARP為CVD工藝的一種，該氧化硅層覆蓋 基底100、硅帽105和偽柵極101，且高于偽柵極101 ;
[0091] 化學(xué)機(jī)械研磨或回刻蝕氧化硅層，至偽柵極101上表面露出，剩余氧化硅層作為 第一介質(zhì)層113,第一介質(zhì)層113和偽柵極101上表面持平，。
[0092] 第三介質(zhì)層113的厚度范圍為600A~1500A,以足夠填充偽柵極101周?chē)咨?的的空間。
[0093]參照?qǐng)D9,去除偽柵極101 (參照?qǐng)D8)形成偽柵溝槽（圖中未示出）；
[0094] 在偽柵溝槽側(cè)壁和底部形成高K柵介質(zhì)層106,和填充滿偽柵溝槽的金屬柵極 107,金屬柵極106覆蓋高K柵介質(zhì)層106,金屬柵極107上表面和第三介質(zhì)層113上表面基 本持平。
[0095] 在偽柵溝槽中形成高K柵介質(zhì)層106和金屬柵極107的方法包括：
[0096] 形成高K介質(zhì)材料層和位于高K介質(zhì)材料層上的金屬柵極材料層，具體可使用化 學(xué)氣相沉積或物理氣相沉積，高K介質(zhì)材料層覆蓋所述第三介