半導(dǎo)體封裝結(jié)構(gòu)及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明為一種半導(dǎo)體封裝結(jié)構(gòu)以及其制造方法，特別是指一種芯片尺寸(ChipScale Package, CSP)的半導(dǎo)體封裝結(jié)構(gòu)及其制造方法。
【背景技術(shù)】
[0002]隨著電子產(chǎn)品的微型化趨勢，半導(dǎo)體封裝結(jié)構(gòu)的體積勢必需縮減，才能因應(yīng)此趨勢。而目前的半導(dǎo)體封裝技術(shù)中，以芯片尺寸封裝的方式較能使半導(dǎo)體封裝結(jié)構(gòu)滿足體積縮減的需求。
[0003]請(qǐng)參考中國臺(tái)灣專利證書號(hào)1251912號(hào)所揭示者,或是請(qǐng)參考圖1所示的現(xiàn)有圓片級(jí)芯片封裝結(jié)構(gòu)I。該現(xiàn)有的圓片級(jí)芯片封裝結(jié)構(gòu)I大致包含一圓片11、多個(gè)鋁墊12、一介電層13、多個(gè)重分配電路層14、保護(hù)層15及凸塊16。這些鋁墊12設(shè)置于圓片11上，而介電層13形成于圓片11及鋁墊12上。介電層13中形成有多個(gè)開口，以使鋁墊12暴露出。這些重分配電路層14則是堆疊于介電層13上，并分別與鋁墊12電性連接。
[0004]制造上述現(xiàn)有的半導(dǎo)體封裝結(jié)構(gòu)時(shí)，往往需要使用到至少兩次對(duì)位(alignment)步驟，一次是在介電層13中形成開口時(shí)使用，而另一次是在形成重分配電路層14時(shí)使用。對(duì)位步驟的次數(shù)增加，會(huì)使得半導(dǎo)體封裝結(jié)構(gòu)的整體制造時(shí)間增長、制造成本增加。
[0005]此外，現(xiàn)有的半導(dǎo)體封裝結(jié)構(gòu)的重分配電路層14是堆疊在介電層13上，使得重分配電路層14與介電層13之間只有一個(gè)平面相接觸。如此，重分配電路層14與介電層13之間的結(jié)合力會(huì)較差，使得重分配電路層14在后續(xù)的工序中，較容易從介電層13上剝離。
[0006]有鑒于此，提供一種可改善至少一種上述缺失的半導(dǎo)體封裝結(jié)構(gòu)及其制造方法，乃為此業(yè)界亟待解決的問題。

【發(fā)明內(nèi)容】

[0007]本發(fā)明的一目的為提供一種半導(dǎo)體封裝結(jié)構(gòu)及其制造方法，其中該半導(dǎo)體封裝結(jié)構(gòu)可具有較大的重分配電路層與介電層的接觸面積。
[0008]為達(dá)上述目的，本發(fā)明所提供的半導(dǎo)體封裝結(jié)構(gòu)的制造方法包含以下步驟:提供具有多個(gè)連接墊的一芯片；形成一介電層于該芯片上，且該介電層覆蓋這些連接墊；移除部分的該介電層，以形成多個(gè)容置槽于該介電層中，這些連接墊分別從這些容置槽中暴露出；以及，形成多個(gè)重分配電路層于這些容置槽內(nèi)，這些重分配電路層分別與這些連接墊電性連接。
[0009]為達(dá)上述目的，本發(fā)明所提供的半導(dǎo)體封裝結(jié)構(gòu)包含:一芯片、一介電層及多個(gè)重分配電路層。芯片具有多個(gè)連接墊。介電層設(shè)置于芯片上，且介電層中定義有多個(gè)容置槽，這些連接墊分別從這些容置槽中暴露出。這些重分配電路層分別設(shè)置于這些容置槽中，并分別與這些連接墊電性連接。
[0010]為了讓上述的目的、技術(shù)特征和優(yōu)點(diǎn)能夠更為本領(lǐng)域之人士所知悉并應(yīng)用，下文是以本發(fā)明的數(shù)個(gè)較佳實(shí)施例以及附圖進(jìn)行詳細(xì)的說明。
【附圖說明】
[0011]圖1為現(xiàn)有半導(dǎo)體封裝結(jié)構(gòu)的示意圖；
[0012]圖2為本發(fā)明的半導(dǎo)體封裝結(jié)構(gòu)的第一實(shí)施例的示意圖；
[0013]圖3為本發(fā)明的半導(dǎo)體封裝結(jié)構(gòu)的第二實(shí)施例的示意圖。
[0014]圖4A至圖4J各為本發(fā)明的半導(dǎo)體封裝結(jié)構(gòu)的制造方法的第一實(shí)施例的其中一步驟的示意圖；以及
[0015]圖5為本發(fā)明的半導(dǎo)體封裝結(jié)構(gòu)的制造方法的第一實(shí)施例的流程圖。
【具體實(shí)施方式】
[0016]本發(fā)明為一種半導(dǎo)體封裝結(jié)構(gòu)及其制造方法，以下將先詳述本發(fā)明的半導(dǎo)體封裝結(jié)構(gòu)。
[0017]請(qǐng)參考圖2所示，為本發(fā)明的半導(dǎo)體封裝結(jié)構(gòu)的第一實(shí)施例的示意圖。半導(dǎo)體封裝結(jié)構(gòu)2包含:一芯片21、一介電層23、多個(gè)重分配電路層24、一保護(hù)層25及多個(gè)凸塊26。以下將依序說明各元件的內(nèi)容。
[0018]芯片21為一已經(jīng)歷過半導(dǎo)體工序而形成集成電路(圖未示)的芯片。芯片21具有多個(gè)連接墊22 (本實(shí)施例僅以二個(gè)為例)，而這些連接墊22形成于芯片21的上表面(或稱主動(dòng)面)211上，且可為一鋁墊。芯片21還可具有一保護(hù)層212，保護(hù)層212也形成于芯片21的上表面211上，并覆蓋連接墊22的周緣。
[0019]為考量重分配電路層24的線路分配可能性，其重分配線路層24可不需受限于芯片21上表面的面積尺寸，其可視必要性延伸至芯片21上表面以外的區(qū)域(圖未示)。而在此一前提下，芯片21則須經(jīng)由挑揀設(shè)備重新將芯片21以擴(kuò)散式排列產(chǎn)生一特定間隔，并在芯片21與芯片21間的間隔中再置入至少一填充材質(zhì)(圖未示)，以構(gòu)成一具有擴(kuò)散式排列的再制圓片(wafer form)或平板(panel form),以滿足重分配電路層24的線路分配需求。
[0020]介電層23設(shè)置于芯片21上，且可覆蓋芯片21的保護(hù)層212。介電層23中定義有多個(gè)容置槽231(可參考圖4C所示，以更明顯觀察容置槽的形狀及位置)，而這些容置槽231各包含相連通的一貫穿部(through port1n) 2311及一非貫穿部(blind port1n) 2312。貫穿部2311及非貫穿部2312皆從介電層23的上表面向下凹陷而形成，而貫穿部2311進(jìn)一步地貫穿至介電層23的下表面。
[0021]由于這些貫穿部2311貫穿介電層23，且分別位于這些連接墊22的上方，使得這些連接墊22可分別從這些容置槽231中暴露出。如此，若容置槽231中未被設(shè)置任何材料時(shí)，可從容置槽231中觀察到連接墊22。
[0022]這些重分配電路層24可分別設(shè)置這些容置槽231 (貫穿部2311及非貫穿部2312)內(nèi)，使得這些重分配電路層24陷入于介電層23中，被介電層23環(huán)繞、包圍。如此，除了重分配電路層24的上表面外，重分配電路層24的其它表面皆可與介電層23相接觸。此外，依據(jù)應(yīng)用情形，重分配電路層24可填滿容置槽231，以使得重分配電路層24的上表面與介電層23的上表面為共面(如本實(shí)施例所示)；或者，重分配電路層可不填滿容置槽(圖未示)，或是填滿容置槽后，進(jìn)一步突出容置槽外(圖未示)。
[0023]這些重分配電路層24設(shè)置這些容置槽231內(nèi)時(shí)，這些重分配電路層24可分別與「暴露于容置槽231內(nèi)的這些連接墊22」相接觸而電性連接。
[0024]這些重分配電路層24各可包含一金屬籽晶層241 (metal seed layer)和一第一金屬層242。金屬籽晶層241接觸連接墊22及介電層23,而第一金屬層242形成于金屬籽晶層241上，且較金屬籽晶層241厚。在其它實(shí)施例(圖未示)中，重分配電路層也可只包含第一金屬層，此時(shí)第一金屬層會(huì)直接地接觸到連接墊及介電層。此外，重分配電路層可包含一第二金屬層形成于這些第一金屬層之上(圖未示)，以通過不同的材料差異所產(chǎn)生的阻障特性來達(dá)到保護(hù)第一金屬層的效果，來避免因后續(xù)工序影響而可能造成的電性可靠度下降
[0025]保護(hù)層25(或可稱為防焊層(solder mask))設(shè)置于介電層23及這些重分配電路層24上，且保護(hù)層25中定義有多個(gè)凹槽251 (可參考4G圖所示，以更明顯觀察凹槽的形狀及位置)。這些凹槽251貫穿保護(hù)層25，且分別位于這些重分配電路層24的上方，使得這些重分配電路層24可分別從這些凹槽251中暴露出。另，這些凹槽251可分別橫向地偏離這些連接墊22，使得凹槽251并不是位于連接墊22的正上方(意指兩者的中心并非在同一條鉛直線上)。
[0026]這些凸塊26分別設(shè)置于這些凹槽251中，且分別與「暴露于這些凹槽251中的這些重分配電路層24」相接觸而電性連接。由于凹槽251橫向地偏離連接墊22