連接；如圖4J所示，在步驟S6中還可在設置凸塊46前，先形成多個球下金屬層47于這些凹槽451中，并使這些球下金屬層47接合這些重分配線路層44，爾后再將這些凸塊46形成于這些球下金屬層47之上，以空間上隔離凸塊46與重分配電路層44，但凸塊46可通過球下金屬層47電性連接至重分配線路層44。
[0049]步驟S6完成后，可進一步依序地執(zhí)行一測試步驟及一切割步驟(圖未示)。詳言之，在測試步驟中，芯片、再制圓片或平板內(nèi)的集成電路會被測試是否有損壞或異常；在切割步驟中，芯片、再制圓片或平板會被切割成多個獨立的部分，每個部分即可構成一個半導體封裝結(jié)構。
[0050]需說明的是，步驟S2至S4可重復執(zhí)行數(shù)次，以在芯片上形成多個「介電層及重分配電路層」的組合。
[0051]綜合上述，本發(fā)明的半導體封裝結(jié)構及半導體封裝結(jié)構的制造方法可至少具有以下特點:
[0052]1、半導體封裝結(jié)構的重分配電路層部分地或全部地埋入于介電層中，使得重分配電路層與介電層之間有較多的接觸面積，增加了兩者之間的結(jié)合力。
[0053]2、由于重分配電路層埋設于介電層中，可降低整體封裝結(jié)構的厚度，或是在厚度不變的情況下，填入較厚的重分配電路層來增加導電性。
[0054]3、制造半導體封裝結(jié)構時，可通過激光加工來形成容置槽，以使得容置槽的尺寸可較為精準地控制，且使得兩個容置槽之間的間距可較小。如此，形成于容置槽的重分配電路層的尺寸也可較精準地控制，而兩個重分配電路層之間的距離也可較小。
[0055]4、制造半導體封裝結(jié)構時，可僅需在形成容置槽的步驟中，使用對位步驟來將激光對準預期加工的介電層部位，而其它后續(xù)工序中可不使用到對位步驟，故整體制造時間及成本可大幅地減少。
[0056]5、在形成容置槽及重分配電路層的過程中，皆可不需使用到黃光工序。
[0057]上述的實施例僅用來例舉本發(fā)明的實施方式，以及闡釋本發(fā)明的技術特征，并非用來限制本發(fā)明的保護范疇。任何熟悉此技術者可輕易完成的改變或均等性的安排均屬于本發(fā)明所主張的范圍，本發(fā)明的權利保護范圍應以申請專利范圍為準。
【主權項】
1.一種半導體封裝結(jié)構的制造方法，其特征在于，包含: 提供一芯片，該芯片具有多個連接墊； 形成一介電層于該芯片上，且該介電層覆蓋所述連接墊； 移除部分的該介電層，以形成多個容置槽于該介電層中，所述連接墊分別從所述容置槽中暴露出；以及 形成多個重分配電路層于所述容置槽內(nèi)，所述重分配電路層分別與所述連接墊電性連接。
2.如權利要求1所述的半導體封裝結(jié)構的制造方法，其特征在于，形成多個重分配電路層于所述容置槽內(nèi)的該步驟中，還包含: 形成一第一金屬層于該介電層上及所述容置槽中；以及 移除位于該介電層上的該第一金屬層，以形成所述重分配電路層。
3.如權利要求2所述的半導體封裝結(jié)構的制造方法，其特征在于，移除位于該介電層上的該第一金屬層的該步驟中，還包含: 移除位于該介電層上的該第一金屬層后，形成一第二金屬層于該第一金屬層之上，以形成所述重分配電路層。
4.如權利要求2所述的半導體封裝結(jié)構的制造方法，其特征在于，形成一第一金屬層于該介電層上及所述容置槽中的該步驟中，還包含: 形成一金屬籽晶層于該介電層上及所述容置槽中，該金屬籽晶層的厚度小于該第一金屬層；以及 可通過包含電鍍、化鍍或濺鍍的方式，將該第一金屬層形成于該金屬籽晶層上。
5.如權利要求2所述的半導體封裝結(jié)構的制造方法，其特征在于，位于該介電層上的該第一金屬層的移除，可包含以研磨或刻蝕的方式來達成。
6.如權利要求1所述的半導體封裝結(jié)構的制造方法，其特征在于，該介電層的移除可通過包含以激光加工、壓?；蚩涛g的方式來達成。
7.如權利要求1所述的半導體封裝結(jié)構的制造方法，其特征在于，形成多個重分配電路層于所述容置槽內(nèi)的該步驟中，還包含:涂布一金屬材料于所述容置槽中，以形成所述重分配電路層。
8.如權利要求1所述的半導體封裝結(jié)構的制造方法，其特征在于，還包含: 形成一保護層于該介電層與所述重分配電路層上；以及 移除部分的該保護層，以形成多個凹槽于該保護層中，所述重分配電路層分別從所述凹槽中暴露出。
9.如權利要求8所述的半導體封裝結(jié)構的制造方法，其特征在于，還包含: 形成多個球下金屬層于所述凹槽中，并使所述球下金屬層分別電性連接所述重分配電路層；以及 設置多個凸塊于所述球下金屬層上，并使所述凸塊分別通過所述球下金屬層電性連接所述重分配電路層。
10.一種半導體封裝結(jié)構，其特征在于，包含: 一芯片，具有多個連接墊； 一介電層，設置于該芯片上，該介電層中定義有多個容置槽，所述連接墊分別從所述容置槽中暴露出；以及 多個重分配電路層，分別設置于所述容置槽內(nèi)，并分別與所述連接墊電性連接。
11.如權利要求10所述的半導體封裝結(jié)構，其特征在于，所述重分配電路層被該介電層包圍。
12.如權利要求10所述的半導體封裝結(jié)構，其特征在于，所述重分配電路層各包含一第一金屬層和一金屬籽晶層，該第一金屬層形成于該金屬籽晶層上。
13.如權利要求12所述的半導體封裝結(jié)構，其特征在于，所述重分配電路層還包括一第二金屬層，該第二金屬層形成于該第一金屬層上。
14.如權利要求10所述的半導體封裝結(jié)構，其特征在于，還包含一保護層，設置于該介電層上，該保護層中定義有多個凹槽，且所述重分配電路層分別從所述凹槽中暴露出。
15.如權利要求14所述的半導體封裝結(jié)構，其特征在于，所述凹槽分別偏離所述連接墊。
16.如權利要求14所述的半導體封裝結(jié)構，其特征在于，還包含多個球下金屬層及多個凸塊，所述球下金屬層分別設置于所述凹槽中，而所述凸塊分別設置于所述球下金屬層之上，并通過所述球下金屬層與所述重分配電路層電性連接。
17.如權利要求10所述的半導體封裝結(jié)構，其特征在于，還包含: 一第二介電層，設置于所述重分配電路層及該介電層上，該第二介電層中定義有多個第二容置槽，所述重分配電路層分別從所述第二容置槽中暴露出；以及 多個第二重分配電路層，分別設置于所述第二容置槽內(nèi)，并與所述重分配電路層電性連接。
18.如權利要求17所述的半導體封裝結(jié)構，其特征在于，還包含一保護層，形成于該第二介電層上，該保護層中定義有多個凹槽，且所述第二重分配電路層分別從所述凹槽中暴露出。
19.如權利要求18所述的半導體封裝結(jié)構，其特征在于，還包含多個球下金屬層及多個凸塊，所述球下金屬層分別設置于所述凹槽中，而所述凸塊分別設置于所述球下金屬層之上，并通過所述球下金屬層與該第二重分配電路層電性相連。
【專利摘要】本發(fā)明是為一半導體封裝結(jié)構及其制造方法，而該半導體封裝結(jié)構包含：一芯片、一介電層及多個重分配電路層。芯片具有多個連接墊；介電層設置于芯片上，且介電層中定義有多個容置槽，這些連接墊分別從這些容置槽中暴露出；這些重分配電路層分別設置于這些容置槽內(nèi)，并分別與這些連接墊電性連接。藉此，重分配電路層與介電層之間可具有較大的接觸面積。
【IPC分類】H01L21-60, H01L23-485
【公開號】CN104835749
【申請?zhí)枴緾N201410047914
【發(fā)明人】胡玉山, 林殿方
【申請人】東琳精密股份有限公司
【公開日】2015年8月12日
【申請日】2014年2月11日