半導體器件及其制造方法
【技術領域】
[0001]本發(fā)明涉及半導體器件及其制造方法，例如，能夠適合利用于具備Cu配線的半導體器件以及其制造方法。
【背景技術】
[0002]在近年的半導體器件中，為了高速工作、低耗電等而必須適用Cu(銅)配線。Cu配線通過如下方法形成:在使用鑲嵌(Damascene)法在半導體襯底上的層間絕緣膜上形成配線槽后，在該配線槽的內部以及層間絕緣膜上堆積Cu (銅)膜，接下來使用化學機械研磨(CMP:Chemical Mechanical Polishing)法在配線槽內選擇性地留下Cu膜，由此形成Cu配線。對于層間絕緣膜，使用氧化硅膜等。
[0003]因為構成Cu配線的Cu與例如Al(鋁)那樣的配線材料相比，易于向氧化硅膜等層間絕緣膜中擴散，所以Cu配線的底面以及側面由TiN(氮化鈦)膜等導電性阻隔膜覆蓋。另外，Cu配線的表面與相鄰的層間絕緣膜的表面一同被絕緣性阻擋膜覆蓋。
[0004]在這樣的Cu配線構造中，由于Cu離子在層間絕緣膜與絕緣性阻擋膜的界面上的移動，產生 Cu 配線的 TDDB (Time Dependence on Dielectric Breakdown，經(jīng)時擊穿)。特別地在Cu-CMP后Cu表面被氧化而成為CuO時，Cu易于離子化從而TDDB劣化。為了使該Cu配線的TDDB特性提高，已知有如下技術:對Cu配線以及層間絕緣膜的表面實施氨(NH3)等離子體處理，將Cu配線表面的CuO還原為Cu，然后形成絕緣性阻擋膜。
[0005]另外，作為層間絕緣膜，為了降低配線間電容而研宄了低介電常數(shù)的絕緣膜例如SiCOH等的使用。
[0006]在“EffectiveCu Surface Pre-treatment for High-reliable22nm_nodeCu Dual Damascene Interconnects with High Plasma resistant Ultra Low~kDielectric (k = 2.2) ” (非專利文獻I)中，公開了對形成于低介電常數(shù)的絕緣膜上的Cu配線實施氨等離子體處理的內容。另外，公開了如下內容:通過氨等離子體處理，在低介電常數(shù)的層間絕緣膜表面形成氧化膜那樣的介電常數(shù)較高的損傷層(damage layer)，導致RC特性或可靠性下降。
[0007]現(xiàn)有技術文獻
[0008]非專利文獻
[0009]非專利文獻1:F.1to et al.，“Effective Cu Surface Pre-treatment forHigh-reliable 22nm_node Cu Dual Damascene Interconnects with High Plasmaresistant Ultra Low_k Dielectric(k = 2.2) ^Advanced Metalizat1n ConferenceOctober 5-7，2010

【發(fā)明內容】

[0010]本發(fā)明的發(fā)明人對使用低介電常數(shù)的絕緣膜作為層間絕緣膜的Cu配線進行研宄，發(fā)現(xiàn)如下問題點。
[0011]半導體器件在不斷精細化，Cu配線間空間變小，而電源電壓仍大致恒定，存在對Cu配線間的層間絕緣膜施加的電場強度變大的傾向。另外，Cu配線依賴其制造方法而在膜厚方向上具有錐形狀，在相鄰的Cu配線的上端部之間施加的電場最高。也就是說，可以說層間絕緣膜與絕緣性阻擋膜的界面是最容易引起TDDB破壞(TDDB壽命下降)的部位。
[0012]進而，若通過CMP處理后的氨等離子體處理將低介電常數(shù)的層間絕緣膜的表面氧化以及氮化而形成損傷層，則由于損傷層部分的介電常數(shù)高于層間絕緣膜的介電常數(shù)，所以電場容易集中在損傷層部分，存在Cu配線間的TDDB壽命下降(惡化)的問題。
[0013]其他的課題和新的特征從本說明書的記述以及附圖得以明確。
[0014]根據(jù)一實施方式，半導體器件具有:層間絕緣膜；在層間絕緣膜內形成的相鄰的Cu配線；以及與層間絕緣膜的表面和Cu配線的表面接觸、且將層間絕緣膜和Cu配線覆蓋的絕緣性阻擋膜。而且，在相鄰的Cu配線之間，層間絕緣膜在其表面具有損傷層，在比損傷層深的位置具有電場緩和層，該電場緩和層具有比損傷層的氮濃度高的氮濃度。
[0015]根據(jù)一實施方式，能夠使具備Cu配線的半導體器件的TDDB壽命提高。
【附圖說明】
[0016]圖1是一實施方式的半導體器件的主要部分剖視圖。
[0017]圖2是一實施方式的半導體器件的制造工序中的主要部分剖視圖。
[0018]圖3是圖2之后的半導體器件的制造工序中的主要部分剖視圖。
[0019]圖4是圖3之后的半導體器件的制造工序中的主要部分剖視圖。
[0020]圖5是圖4之后的半導體器件的制造工序中的主要部分剖視圖。
[0021]圖6是圖5之后的半導體器件的制造工序中的主要部分剖視圖。
[0022]圖7是一實施方式的半導體器件的層間絕緣膜的CN —強度分布圖。
[0023]圖8是圖6之后的半導體器件的制造工序中的主要部分剖視圖。
[0024]圖9是圖8之后的半導體器件的制造工序中的主要部分剖視圖。
[0025]圖10是圖9之后的半導體器件的制造工序中的主要部分剖視圖。
[0026]圖11是圖10之后的半導體器件的制造工序中的主要部分剖視圖。
[0027]圖12是圖11之后的半導體器件的制造工序中的主要部分剖視圖。
[0028]圖13是圖12之后的半導體器件的制造工序中的主要部分剖視圖。
[0029]圖14是表示一實施方式的半導體器件的層間絕緣膜的CN —強度比與TDDB壽命的關系的圖表。
[0030]圖15是第二實施方式的半導體器件的制造方法的氣體流動圖。
[0031]圖16是第二實施方式的層間絕緣膜的CN —強度分布圖。
[0032]圖17是第二實施方式的半導體器件的制造方法的氣體流動圖的變形例。
[0033]圖18是第三實施方式的層間絕緣膜的CN —強度分布圖。
[0034]圖19是第四實施方式的半導體器件的主要部分剖視圖。
[0035]圖20是第四實施方式的絕緣性阻擋膜的CN —強度分布圖。
[0036]圖21是第四實施方式的半導體器件的制造方法的氣體流動圖。
[0037]圖22是第四實施方式的絕緣性阻擋膜的CN —強度分布圖的變形例。
【具體實施方式】
[0038]以下，基于附圖對實施方式進行詳細說明。此外，在用于說明實施方式的所有圖中，對具有同一功能的部件標注同一附圖標記，并省略重復的說明。另外，在以下的實施方式中，除特別需要時以外，原則上不重復同一或同樣的部分的說明。
[0039]另外，在實施方式所使用的附圖中，存在為了易于觀察附圖而即使是剖視圖也省略剖面線的情況。另外，也存在為了易于觀察附圖而即使是俯視圖也添加剖面線的情況。
[0040](實施方式I)
[0041]圖1是表示本實施方式的半導體器件的截面構造的主要部分剖視圖。
[0042]在由硅形成的P型半導體襯底SUB的主面(表面)上，形成有多個P型阱區(qū)域PW和多個N型阱區(qū)域NW。在P型阱區(qū)域PW內形成有N型MISFET(Metal InsulatorSemiconductor Field Effect Transistor，金屬-絕緣體-半導體場效應晶體管)Qn (以下，記為N型MISFETQn)，在N型阱區(qū)域NW內形成有P型MISFET Qp (以下，記為P型MISFETQp)。在半導體襯底SUB的表面局部地形成有由氧化硅膜等絕緣膜構成的元件分離膜(元件分離區(qū)域)ST。元件分離膜ST在P型阱區(qū)域PW內以及N型阱區(qū)域NW內，規(guī)定N型MISFET形成區(qū)域以及P型MISFET形成區(qū)域。即，俯視觀察時，在P型阱區(qū)域PW內的被元件分離膜ST包圍的區(qū)域中形成一個或多個N型MISFET。另外，俯視觀察時，在N型阱區(qū)域NW內的被元件分離膜ST包圍的區(qū)域中形成一個或多個P型MISFETQp。N型MISFETQn包括:與元件分離膜ST相接的N型源極區(qū)域NSD以及N型漏極區(qū)域NSD ;源極區(qū)域NSD與漏極區(qū)域NSD之間的溝道形成區(qū)域NCH ;以及在溝道形成區(qū)域NCH上隔著柵極絕緣膜NGI形成的柵電極NG。在N型源極區(qū)域NSD、N型漏極區(qū)域NSD以及柵電極NG的表面上形成有硅化物膜SIL。P型MISFETQp包括:與元件分離膜ST相接的P型源極區(qū)域PSD以及P型漏極區(qū)域PSD