20毫托(mTorr);功率:300_800W ;時間:5_15s ;所述氯化硼和氯氣的流量范圍可為O?150立方厘米/分鐘(sccm)和50?200立方厘米/分鐘(sccm)。需要說明的是上述蝕刻方法僅僅是示例性的，并不局限與該方法，本領域技術人員還可以選用其他常用的方法。
[0050]然后，去除底部抗反射涂層和圖案化的光刻膠層，具體的，去除半導體襯底200上的剩余的底部抗反射涂層208、底部抗反射涂層210和圖案化的光刻膠層211，以露出NMOS區(qū)域中的阻擋層206，露出PMOS區(qū)域中的阻擋層206和P型功函數(shù)金屬層207。
[0051]其中，在本發(fā)明的實施例中，底部抗反射涂層208具有良好的間隙填充能力并且可以采用干法刻蝕和濕法刻蝕工藝去除底部抗反射涂層208，這樣很容易去除掉底部抗反射涂層208。
[0052]如圖2E所示，在PMOS區(qū)域中的阻擋層206和P型功函數(shù)金屬層207上，以及NMOS區(qū)域中的阻擋層206上依次沉積形成N型功函數(shù)金屬層212和金屬電極層213，NMOS功函數(shù)金屬層212和金屬電極層213覆蓋半導體襯底。N型功函數(shù)金屬層(NWF)為NMOS功函數(shù)金屬可調層，N型功函數(shù)金屬層的材料可以選擇為但不限于TaC、T1、Al、TixAl1 x或者其他適合的薄膜層。可以采用CVD、ALD或者PVD等適合的工藝形成N型功函數(shù)金屬層。N型功函數(shù)金屬層的厚度范圍為10埃至80埃。金屬電極層的材料可以選擇為但不限于Al、W或者其他適合的薄膜層，金屬電極層的材料可以選W?？梢圆捎肅VD、ALD或者PVD等適合的工藝形成金屬電極層。在采用上述工藝形成金屬電極層的過程中沒有空洞的形成。在半導體襯底200中NMOS區(qū)域和PMOS區(qū)域中形成金屬柵極結構疊層。
[0053]接著，如圖2F所示，執(zhí)行化學機械研磨(CMP)工藝或者回刻蝕工藝以平坦化NMOS器件和PMOS器件，去除位于層間介電層202上的高K介電層204、覆蓋層205、阻擋層206、N型功函數(shù)金屬層和金屬電極層，在一個示例中，采用CMP工藝去除多余的高K介電層204、覆蓋層205、阻擋層206、N型功函數(shù)金屬層和金屬電極層以露出層間介電層,并且使NMOS區(qū)域中的金屬柵極層的頂部、PMOS區(qū)域中的金屬電極層的頂部、柵極間隙壁和層間介電層的頂部齊平，以在NMOS區(qū)域中形成金屬柵極214A，在PMOS區(qū)域中形成金屬柵極214B。
[0054]之后，采用回刻蝕工藝去除部分NMOS區(qū)域和PMOS區(qū)域中的金屬柵極214A、214B、高K介電層204以及柵極間隙壁203，以形成溝槽215A、215B。所述刻蝕金屬柵極414A、414B工藝具有P型功函數(shù)金屬層207、阻擋層206、覆蓋層205對低于高K介電層204的高選擇t匕，但是，所述工藝具有P型功函數(shù)金屬層207，覆蓋層205和阻擋層206三者之間的低選擇比。在本發(fā)明一具體實施例中，采用干法刻蝕或者濕法刻蝕去除部分的金屬柵極214A、214B,接著采用干法刻蝕或者濕法刻蝕或者干-濕混合的刻蝕方法刻蝕去除部分的高K介電層204和柵極間隙壁203，以形成溝槽215A、215B。其中，金屬柵極214A包括阻擋層、覆蓋層、P型功函數(shù)金屬層、N型功函數(shù)金屬層和金屬電極層；金屬柵極214B包括阻擋層、覆蓋層、N型功函數(shù)金屬層和金屬電極層。
[0055]如圖2G所示，在所述半導體襯底200上形成硬掩膜層216，所述硬掩膜層216填充溝槽215A、215B且覆蓋層間介電層202。硬掩膜層216的材料可以選擇為但不限于SiN、S1N, S1BN、S1CN或者其他適合的薄膜層?？梢圆捎肅VD等適合的工藝形成。
[0056]示例性地，由于在執(zhí)行上述回刻蝕工藝之后形成的金屬柵極溝槽215A、215B的關鍵尺寸增大，在金屬柵極溝槽215A、215B中填充形成的硬掩膜層216中沒有形成空洞。
[0057]如圖2H所示，采用化學機械研磨工藝或者干法刻蝕去除位于層間介電層202上的硬掩膜層216，以露出層間介電層202，形成金屬柵極217A、217B，其中剩余的硬掩膜層216和層間介電層202的頂部齊平。
[0058]參照圖3，其中示出了根據(jù)本發(fā)明一個實施方式制作具有后HK/后MG結構的半導體器件的工藝流程圖，用于簡要示出整個制造工藝的流程。
[0059]在步驟301中，提供一半導體襯底，在半導體襯底上形成有層間介電層，NMOS區(qū)域中的虛擬柵極和PMOS區(qū)域中虛擬柵極，以及位于所述虛擬柵極兩側的柵極間隙壁。去除NMOS區(qū)域中的虛擬柵極和PMOS區(qū)域中的虛擬柵極，以形成金屬柵極溝槽；
[0060]在步驟302中，在NMOS區(qū)域和PMOS區(qū)域中的金屬柵極溝槽中依次沉積形成高K介電層、覆蓋層、阻擋層和P型功函數(shù)金屬層；
[0061]在步驟303中，在P型功函數(shù)金屬層上形成犧牲層，犧牲層覆蓋半導體襯底；
[0062]在步驟304中，執(zhí)行回刻蝕工藝去除NMOS區(qū)域和PMOS區(qū)域中的位于金屬柵極溝槽頂部附近的犧牲層和P型功函數(shù)金屬層；
[0063]在步驟305中，去除NMOS區(qū)域中的P型功函數(shù)金屬層和犧牲層露出阻擋層；
[0064]在步驟306中，去除PMOS區(qū)域中的犧牲層，以露出所述P型功函數(shù)金屬層；
[0065]在步驟307中，在NMOS區(qū)域中和PMOS區(qū)域中填充N型功函數(shù)金屬層和金屬電極層；
[0066]在步驟308中，執(zhí)行平坦化步驟以除露出層間介電層；
[0067]在步驟309中，回刻蝕去除部分NMOS區(qū)域中和PMOS區(qū)域中金屬柵極溝槽頂部附近的柵極間隙壁、高K介電層、覆蓋層、阻擋層、P型功函數(shù)金屬層、N型功函數(shù)金屬層和金屬電極層，以分別形成溝槽；
[0068]在步驟310中，在所述溝槽中形成硬掩膜層，以在NMOS區(qū)域中和PMOS區(qū)域中分別形成金屬柵極。
[0069]實施例二
[0070]圖4A-4K為根據(jù)本發(fā)明另一個實施方式制作具有后HK/后MG結構的半導體器件相關步驟所獲得的器件的剖面結構示意圖；下面將結合圖4A-4K對本發(fā)明所述半導體器件的制備方法進行詳細描述。如圖4A所示，提供半導體襯底400，半導體襯底400可包括任何半導體材料，此半導體材料可包括但不限于:S1、SiC、SiGe, SiGeC, Ge合金、GeAs、InAs、InP，以及其它II1- V或I1-VI族化合物半導體。也是可選地，半導體襯底400可以包括外延層。半導體襯底400還可以包括有機半導體或者如Si/SiGe、絕緣體上娃(SOI)、或者絕緣體上SiGe (SGOI)的分層半導體。
[0071]半導體襯底400包括各種隔離結構401，這些隔離部件可以包括不同結構，并且由不同的處理技術來形成。例如隔離部件可以包括淺溝槽隔離部件(STI)。半導體襯底400還包括講。
[0072]半導體襯底400包括NMOS區(qū)域和PMOS區(qū)域，NMOS區(qū)域具有形成在均勻摻雜的溝道區(qū)上的虛擬柵極結構，所述虛擬柵極結構包括柵極氧化層和虛擬柵極，以及柵極氧化物層和虛擬柵極兩側形成的柵極間隙壁，PMOS區(qū)域具有形成在均勻摻雜的溝道區(qū)上的虛擬柵極結構，所述虛擬柵極結構包括柵極氧化層和虛擬柵極，以及柵極氧化物層和虛擬柵極兩側形成的柵極間隙壁，虛擬柵極的材料可以為多晶硅或者為氮化硅或者無定型碳，其中，虛擬柵極的材料可以選未摻雜的多晶硅，柵極間隙壁可以為氧化硅、氮化硅、氮氧化硅中一種或者他們組合構成。在一個示例中，所述間隙壁為氧化硅、氮化硅共同組成。半導體襯底400還包括位于NMOS虛擬柵極和PMOS虛擬柵極兩側的源漏區(qū)。
[0073]在半導體襯底400上形成層間介電層402。實施化學機械研磨(CMP)工藝去除多余的層間介電層，露出PMOS區(qū)域和NMOS區(qū)域中的虛擬柵極。還可以采用其他的方式形成層間介電層以露出PMOS區(qū)域和NMOS區(qū)域中虛擬柵極。
[0074]實施刻蝕工藝以去除NMOS區(qū)域和PMOS區(qū)域中的虛擬柵極和柵極氧化層保留位于虛擬柵極和柵極氧化層兩側的柵極間隙壁403，以在NMOS區(qū)域和PMOS區(qū)域中形成金屬柵極溝槽?？涛g工藝可以包括干法刻蝕、濕法刻蝕或者干法刻蝕和濕法刻蝕的組合。在去除虛擬柵極以露出半導體襯底的表面之后，也可以采用例如稀釋的氫氟酸或其他適合工藝以去除柵極氧化層，以完全露出半導體襯底的表面在NMOS區(qū)域和PMOS區(qū)域中形成金屬柵極溝槽。
[0075]在層間介電層402上、柵極間隙壁403上、金屬柵極溝槽的底部及層面上沉積高K(HK)介電層404，高K電介質的材料可以選擇為但不限于La0、BaZr