電層404、柵極間隙壁403的頂部與剩余的犧牲層416’齊平。
[0091]接著采用干法刻蝕或者濕法刻蝕去除剩余的犧牲層416’，以形成溝槽417A、417B。
[0092]如圖4J所示，在所述半導(dǎo)體襯底400上形成硬掩膜層418，所述硬掩膜層418填充溝槽417A、417B且覆蓋層間介電層402。硬掩膜層418的材料可以選擇為但不限于SiN、S1N, S1BN、S1CN或者其他適合的薄膜層?？梢圆捎肅VD等適合的工藝形成。
[0093]示例性地，由于在執(zhí)行上述刻蝕工藝之后形成的金屬柵極溝槽417A、417B的關(guān)鍵尺寸增大，在金屬柵極溝槽417A、417B中填充形成的硬掩膜層418中沒(méi)有形成空洞。
[0094]如圖4K所示，采用化學(xué)機(jī)械研磨工藝或者干法刻蝕去除位于層間介電層402上的硬掩膜層418，以露出層間介電層402，形成金屬柵極419A、419B，其中，剩余的硬掩膜層418和層間介電層402的頂部齊平。
[0095]參照?qǐng)D5，其中示出了根據(jù)本發(fā)明一個(gè)實(shí)施方式制作具有后HK/后MG結(jié)構(gòu)的半導(dǎo)體器件的工藝流程圖，用于簡(jiǎn)要示出整個(gè)制造工藝的流程。
[0096]在步驟501中，提供一半導(dǎo)體襯底，在半導(dǎo)體襯底上形成有層間介電層，NMOS區(qū)域中的虛擬柵極和PMOS區(qū)域中虛擬柵極，以及位于所述虛擬柵極兩側(cè)的柵極間隙壁。去除NMOS區(qū)域中的虛擬柵極和PMOS區(qū)域中的虛擬柵極，以形成金屬柵極溝槽；
[0097]在步驟502中，在NMOS區(qū)域和PMOS區(qū)域中的金屬柵極溝槽中依次沉積形成高K介電層、覆蓋層、阻擋層、P型功函數(shù)金屬層和第一犧牲層；
[0098]在步驟503中，執(zhí)行回刻蝕工藝去除NMOS區(qū)域和PMOS區(qū)域中的位于金屬柵極溝槽頂部附近的第一犧牲層和P型功函數(shù)金屬層；
[0099]在步驟504中，去除NMOS區(qū)域中的P型功函數(shù)金屬層和第一犧牲層露出阻擋層，去除PMOS區(qū)域中的第一犧牲層以露出所述P型功函數(shù)金屬層；
[0100]在步驟505中，在NMOS區(qū)域中和PMOS區(qū)域中填充N(xiāo)型功函數(shù)金屬層和金屬電極層；
[0101]在步驟506中，執(zhí)行平坦化步驟以露出層間介電層，回刻蝕去除部分NMOS區(qū)域中和PMOS區(qū)域中覆蓋層、阻擋層、P型功函數(shù)金屬層、N型功函數(shù)金屬層和金屬電極層；
[0102]在步驟507中，在所述半導(dǎo)體襯底上形成第二犧牲層，回刻蝕去除部分的第二犧牲層，以使剩余的第二犧牲層低于高K介電層；
[0103]在步驟508中，回刻蝕柵極間隙壁和高K介電層，再去除第二犧牲層，以形成溝槽；
[0104]在步驟509中，在所述溝槽中形成所述硬掩膜層，以在NMOS區(qū)域中和PMOS區(qū)域中分別形成金屬柵極。
[0105]綜上所述，根據(jù)本發(fā)明的制作方法，提高了硬掩膜層的填充能力，進(jìn)一步，提高了半導(dǎo)體器件的性能和良品率。
[0106]本發(fā)明已經(jīng)通過(guò)上述實(shí)施例進(jìn)行了說(shuō)明，但應(yīng)當(dāng)理解的是，上述實(shí)施例只是用于舉例和說(shuō)明的目的，而非意在將本發(fā)明限制于所描述的實(shí)施例范圍內(nèi)。此外本領(lǐng)域技術(shù)人員可以理解的是，本發(fā)明并不局限于上述實(shí)施例，根據(jù)本發(fā)明還可以做出更多種的變型和修改，這些變型和修改均落在本發(fā)明所要求保護(hù)的范圍以?xún)?nèi)。本發(fā)明的保護(hù)范圍由附屬的權(quán)利要求書(shū)及其等效范圍所界定。
【主權(quán)項(xiàng)】
1.一種制作半導(dǎo)體器件的方法，包括: 提供具有第一區(qū)域和第二區(qū)域的半導(dǎo)體襯底，所述第一區(qū)域和所述第二區(qū)域均包括虛擬柵極以及位于所述虛擬柵極兩側(cè)的柵極間隙壁； 去除所述第一區(qū)域中的虛擬柵極和所述第二區(qū)域中的虛擬柵極，以在所述第一區(qū)域中形成第一溝槽，在所述第二區(qū)域中形成第二溝槽； 在所述第一溝槽和所述第二溝槽的底部及側(cè)壁上依次沉積形成高K介電層、覆蓋層、阻擋層和P型功函數(shù)金屬層； 在所述P型功函數(shù)金屬層上形成犧牲層； 回刻蝕去除部分的位于所述第一溝槽和所述第二溝槽頂部附近的所述犧牲層和所述P型功函數(shù)金屬層，以露出部分所述阻擋層； 去除位于所述第二溝槽中的所述犧牲層和所述P型功函數(shù)金屬層以露出所述阻擋層； 去除位于所述第一溝槽中的所述犧牲層，以露出所述P型功函數(shù)金屬層； 在露出的所述第一溝槽和第二溝槽的底部和側(cè)壁上依次沉積形成N型功函數(shù)金屬層和金屬電極層； 執(zhí)行平坦化工藝，以露出所述柵極間隙壁； 回刻蝕去除位于所述第一溝槽和所述第二溝槽頂部附近的所述金屬電極層、所述N型功函數(shù)金屬層、所述P型功函數(shù)金屬層、所述阻擋層、所述覆蓋層； 回蝕刻去除位于所述第一溝槽和所述第二溝槽頂部附近的所述高K介電層和所述柵極間隙壁，以形成第三溝槽和第四溝槽； 在所述半導(dǎo)體襯底上沉積形成硬掩膜層，以填充所述第三溝槽和所述第四溝槽。2.一種制作半導(dǎo)體器件的方法，包括: 提供具有第一區(qū)域和第二區(qū)域的半導(dǎo)體襯底，所述第一區(qū)域和所述第二區(qū)域均包括虛擬柵極以及位于所述虛擬柵極兩側(cè)的柵極間隙壁； 去除所述第一區(qū)域中的虛擬柵極和所述第二區(qū)域中的虛擬柵極，以在所述第一區(qū)域中形成第一溝槽，在所述第二區(qū)域中形成第二溝槽； 在所述第一溝槽和所述第二溝槽的底部及側(cè)壁上依次沉積形成高K介電層、覆蓋層、阻擋層和P型功函數(shù)金屬層； 在所述P型功函數(shù)金屬層上形成第一犧牲層； 回刻蝕去除部分的位于所述第一溝槽和所述第二溝槽頂部附近的所述第一犧牲層和所述P型功函數(shù)金屬層，以露出部分所述阻擋層； 去除位于所述第二溝槽中的所述第一犧牲層和所述P型功函數(shù)金屬層以露出所述阻擋層； 去除位于所述第一溝槽中的所述第一犧牲層，以露出所述P型功函數(shù)金屬層； 在露出的所述第一溝槽和第二溝槽的底部和側(cè)壁上依次沉積形成N型功函數(shù)金屬層和金屬電極層； 執(zhí)行平坦化工藝，以露出所述柵極間隙壁； 回刻蝕去除位于所述第一溝槽和所述第二溝槽頂部附近的所述金屬電極層、所述N型功函數(shù)金屬層、所述P型功函數(shù)金屬層、所述阻擋層、所述覆蓋層； 在所述半導(dǎo)體襯底上形成第二犧牲層； 回刻蝕去除部分的所述第二犧牲層，剩余的所述第二犧牲層低于所述柵極間隙壁的頂部; 回刻蝕去除位于所述第一溝槽和所述第二溝槽頂部附近的所述高K介電層和所述柵極間隙壁，刻蝕后的所述高K介電層和所述柵極間隙壁的頂部與剩余的所述第二犧牲層的頂部齊平； 去除剩余的所述第二犧牲層，以形成第三溝槽和第四溝槽； 在所述半導(dǎo)體襯底上沉積形成硬掩膜層，以填充所述第三溝槽和所述第四溝槽。3.如權(quán)利要求1或2所述的方法，其特征在于，還包括在沉積形成所述硬掩膜層之后執(zhí)行平坦化工藝的步驟。4.如權(quán)利要求1或2所述的方法，其特征在于，所述第一區(qū)域?yàn)镻MOS區(qū)域，所述第二區(qū)域?yàn)镹MOS區(qū)域。5.如權(quán)利要求1或2所述的方法，其特征在于，所述硬掩膜層的材料為SiN、S1N,S1CN或者S1BN，采用CVD法形成所述硬掩膜層。6.如權(quán)利要求1的方法，其特征在于，所述犧牲層的材料為底部抗反射涂層。7.如權(quán)利要求2所述的方法，其特征在于，所述第一犧牲層的材料為底部抗反射涂層，所述第二犧牲層的材料為底部抗反射涂層。8.如權(quán)利要求3所述的方法，其特征在于，采用化學(xué)機(jī)械研磨或者回刻蝕執(zhí)行所述平坦化步驟。9.如權(quán)利要求1或2所述的方法，其特征在于，采用干法刻蝕或者濕法刻蝕執(zhí)行回刻蝕所述金屬電極層、所述N型功函數(shù)金屬層、所述P型功函數(shù)金屬層、所述阻擋層、所述覆蓋層的步驟。10.如權(quán)利要求1或2所述的方法，其特征在于，采用干法刻蝕或者濕法刻蝕或者干-濕混合刻蝕執(zhí)行回刻蝕所述高K介電層和所述柵極間隙壁的步驟。
【專(zhuān)利摘要】本發(fā)明公開(kāi)了一種制作半導(dǎo)體器件的方法，包括提供具有第一區(qū)域和第二區(qū)域的半導(dǎo)體襯底；去除虛擬柵極以形成第一溝槽，第二溝槽；在第一溝槽和第二溝槽的底部及側(cè)壁上形成高K介電層、覆蓋層、阻擋層、P型功函數(shù)金屬層和犧牲層；去除部分的犧牲層和P型功函數(shù)金屬層；在露出的第一溝槽和第二溝槽的底部和側(cè)壁上形成N型功函數(shù)金屬層和金屬電極層；去除位于第一溝槽和第二溝槽頂部附近的金屬電極層、N型功函數(shù)金屬層、P型功函數(shù)金屬層、阻擋層、覆蓋層、高K介電層和柵極間隙壁，以形成第三溝槽和第四溝槽；在所述半導(dǎo)體襯底上沉積形成硬掩膜層，以填充第三溝槽和第四溝槽。根據(jù)本發(fā)明的制作方法，提高了硬掩膜層的填充能力，進(jìn)一步，提高了半導(dǎo)體器件的性能和良品率。
【IPC分類(lèi)】H01L21/8238, H01L21/28
【公開(kāi)號(hào)】CN105097689
【申請(qǐng)?zhí)枴緾N201410197826
【發(fā)明人】趙杰
【申請(qǐng)人】中芯國(guó)際集成電路制造(上海)有限公司
【公開(kāi)日】2015年11月25日
【申請(qǐng)日】2014年5月12日