半導體結構的形成方法
【專利說明】半導體結構的形成方法
[0001]本申請是2013年12月3日提交中國專利局、申請?zhí)枮?01310646324.8、發(fā)明名稱為“半導體結構的形成方法”的中國專利申請的分案。
技術領域
[0002]本發(fā)明涉及半導體技術領域，特別涉及一種半導體結構的形成方法。
【背景技術】
[0003]隨著半導體技術不斷發(fā)展，目前半導體器件的特征尺寸已經(jīng)變得非常小，希望在二維的封裝結構中增加半導體器件的數(shù)量變得越來越困難，因此三維封裝成為一種能有效提高芯片集成度的方法。目前的三維封裝包括基于金線鍵合的芯片堆疊(Die Stacking)、封裝堆疊(Package Stacking)和基于娃通孔(Through Silicon Via,TSV)的三維(3D)堆疊。其中，利用硅通孔的三維堆疊技術具有以下三個優(yōu)點:(1)高密度集成；(2)大幅地縮短電互連的長度，從而可以很好地解決出現(xiàn)在二維系統(tǒng)級芯片(S0C)技術中的信號延遲等問題；(3)利用硅通孔技術，可以把具有不同功能的芯片(如射頻、內(nèi)存、邏輯、MEMS等)集成在一起來實現(xiàn)封裝芯片的多功能。因此，所述利用硅通孔互連結構的三維堆疊技術日益成為一種較為流行的芯片封裝技術。
[0004]在硅通孔技術應用中，通常要對硅等材料進行深通孔刻蝕，通過刻蝕形成的深通孔在芯片和芯片之間、硅片與硅片之間制作垂直導通，從而實現(xiàn)芯片和芯片之間的互連?，F(xiàn)有刻蝕硅通孔時通常采用Bosch (博世)刻蝕工藝，形成硅通孔，Bosch (博世)刻蝕工藝包括等離子體刻蝕步驟和側壁聚合物沉積步驟，通過循環(huán)進行上述步驟可以形成深度較大，側壁較垂直的硅通孔。
[0005]但是現(xiàn)有技術采用博世刻蝕工藝形成的硅通孔頂部的側壁表面經(jīng)常會出現(xiàn)毛糙現(xiàn)象，會導致在硅通孔內(nèi)填充導電材料的質(zhì)量較差，從而影響半導體器件中的電連接性能。

【發(fā)明內(nèi)容】

[0006]本發(fā)明解決的問題是提供一種半導體結構的形成方法，避免硅通孔的頂部的側壁表面出現(xiàn)毛糙現(xiàn)象，提高硅通孔的形貌質(zhì)量。
[0007]為解決上述問題，本發(fā)明提供一種半導體結構的形成方法，包括:提供半導體襯底；在所述半導體襯底表面形成具有開口的掩膜層；在第一刻蝕階段內(nèi)，以所述掩膜層為掩膜，采用博世刻蝕工藝刻蝕所述半導體襯底，形成通孔，所述博世刻蝕工藝包括循環(huán)進行的多個處理周期，每個處理周期包括一個刻蝕步驟和一個沉積步驟，一個處理周期的總時間為博世刻蝕的循環(huán)時間，所述博世刻蝕的循環(huán)時間大于或等于10s，使得在刻蝕過程中，隨著所述通孔的深度不斷增加，所述通孔的頂部寬度始終大于掩膜層的開口寬度。
[0008]可選的，第一刻蝕階段內(nèi)，所述博世刻蝕工藝的循環(huán)時間為10s?120s。
[0009]可選的，第一刻蝕階段中，所述掩膜層開口的一側側壁的底部與同一側的通孔的側壁頂部之間的距離為底切值，所述底切值大于Oum小于6um。
[0010]可選的，所述博世刻蝕的第一個處理周期后形成的底切值大于1.Sum。
[0011]可選的，所述博世刻蝕的第一個處理周期中，先進行刻蝕步驟，然后進行沉積步驟。
[0012]可選的，所述博世刻蝕中的刻蝕步驟采用的刻蝕氣體為SF6，刻蝕溫度為-10°C?50°C，反應腔壓強為60mTorr?180mTorr，源射頻功率為1000W?3000W，偏置射頻功率為40W?200W，流量為600sccm?2000sccm，單次刻蝕步驟的時間為8s?100s。
[0013]可選的，所述博世刻蝕中的沉積步驟采用的沉積氣體為C4Fs、C4F6、chf3、ch2f2、c5f8或COS中的一種或幾種，沉積溫度為_10°C?50°C，反應腔壓強為30mTorr?lOOmTorr，源射頻功率為1000W?3000W，偏置射頻功率為5W?200W，沉積氣體的流量為300sccm?lOOOsccm，單次沉積步驟的時間為2s?20s。
[0014]可選的，第一刻蝕階段內(nèi)所述掩膜層的開口寬度小于待形成通孔的寬度。
[0015]可選的，還包括:在第一刻蝕階段之后進行第二刻蝕階段，所述第二刻蝕階段中，通孔頂部側壁表面形成有穩(wěn)定存在的聚合物層。
[0016]可選的，在所述第二刻蝕階段內(nèi)改變所述博世刻蝕的循環(huán)時間，繼續(xù)刻蝕所述通孔至預設深度。
[0017]可選的，在第二刻蝕階段內(nèi)，所述掩膜層的開口逐漸增大至大于所述通孔的頂部開口寬度。
[0018]可選的，所述掩膜層的材料為光刻膠、無定形碳、Si02、SiN、S1N、TiN、TaN、SiN、SiCN、SiC 或 BN。
[0019]為了解決上述問題，本發(fā)明的技術方案還提供另一種解決上述問題的半導體結構的形成方法，包括:提供半導體襯底；在所述半導體襯底表面形成具有開口的掩膜層；在第一刻蝕階段內(nèi)，以所述掩膜層為掩膜刻蝕所述半導體襯底，在所述半導體襯底內(nèi)形成通孔，所述通孔的深度不斷增加的同時保持所述通孔的頂部寬度始終大于掩膜層的開口寬度。
[0020]可選的，第一刻蝕階段中，所述掩膜層開口的一側側壁的底部與同一側的通孔的側壁頂部之間的距離為底切值，所述底切值大于Oum小于6um。
[0021]可選的，采用博世刻蝕工藝刻蝕所述半導體襯底，所述博世刻蝕工藝包括循環(huán)進行的多個處理周期，每個處理周期包括一個刻蝕步驟和一個沉積步驟，一個處理周期的總時間為博世刻蝕的循環(huán)時間。
[0022]可選的，在第一刻蝕階段內(nèi)，所述博世刻蝕的循環(huán)時間大于或等于10s，使得所述通孔的頂部寬度始終大于掩膜層的開口寬度。
[0023]可選的，所述第一刻蝕階段內(nèi)，所述博世刻蝕工藝的循環(huán)時間為10s?120s。
[0024]可選的，所述博世刻蝕的第一個處理周期后形成的底切值大于1.Sum。
[0025]可選的，所述博世刻蝕的第一個處理周期中，先進行刻蝕步驟，然后進行沉積步驟。
[0026]可選的，還包括:第一刻蝕階段之后進行第二刻蝕階段第二刻蝕階段，所述第二刻蝕階段中，通孔頂部側壁表面形成有穩(wěn)定存在的聚合物層。
[0027]可選的，在第二刻蝕階段內(nèi)，所述掩膜層的開口逐漸增大至大于通孔的頂部開口寬度。
[0028]與現(xiàn)有技術相比，本發(fā)明的技術方案具有以下優(yōu)點:
[0029]本發(fā)明的技術方案中，采用博世刻蝕工藝刻蝕半導體襯底，形成通孔。所述博世刻蝕工藝的循環(huán)時間大于或等于10s，使得在刻蝕過程中，隨著所述通孔的深度不斷增加，所述通孔的頂部寬度始終大于掩膜層的開口寬度。本發(fā)明的技術方案中，在博世刻蝕工藝中采用較大的循環(huán)時間可以增加在刻蝕開始階段形成的通孔的底切值，隨著刻蝕過程的不斷進行，由于所述掩膜層的橫向消耗，導致掩膜層的開口寬口不斷增大，而所述底切值則逐漸下降。但是由于所述最初的底切值較大，能夠在所述第一刻蝕階段內(nèi)，始終保持所述底切值大于0，使得所述掩膜層的開口寬度始終大于所述通孔的頂部寬度，從而可以避免對通孔的頂部側壁造成損傷，提高形成的通孔的頂部側壁形貌質(zhì)量。
[0030]進一步，所述博世循環(huán)工藝的第一個處理周期中，首先進行刻蝕步驟，然后進行沉積步驟，使得刻蝕開始階段形成的底切值盡可能大。
[0031]進一步的，所述博世刻蝕工藝的刻蝕步驟和循環(huán)步驟需要不同的反應氣體和反應條件，現(xiàn)有技術中，所述博世刻蝕的循環(huán)時間較短，一般小于10s，例如1.5s?9s，從而使得刻蝕硅通孔需要的處理周期較多，需要頻繁的更換反應腔內(nèi)的反