邏輯finfet高k/導(dǎo)電柵極嵌入式可多次編程閃存的制作方法
【專利說明】邏輯FI NFET高K/導(dǎo)電柵極嵌入式可多次編程閃存
[0001]相關(guān)申請的交叉引用
[0002]本申請根據(jù)35 U.S.C.第119(e)部分要求由X.Li等人于2013年7月31日提交的題為“LOGIC FINFET HIGH-K/⑶NDUCTIVE GATE EMBEDDED MULTIPLE TIME PROGRAMMABLEFLASH MEMORY(邏輯FINFET高K/導(dǎo)電柵極嵌入式可多次編程閃存)”的共同待決且共同轉(zhuǎn)讓的美國臨時專利申請N0.61/860，481的權(quán)益，其公開內(nèi)容全部通過援引明確納入于此。
[0003]背景
[0004]領(lǐng)域
[0005]本公開的諸方面涉及半導(dǎo)體器件，尤其涉及高k/導(dǎo)電柵極嵌入式閃存可多次編程(MTP)非易失性存儲器。
[0006]背景
[0007]在半導(dǎo)體設(shè)備中，通常使用存儲器來配置邏輯塊的功能以及設(shè)備和電路之間的互連的路由。出于功率和尺寸考量，可編程非易失性存儲器(NVM)(例如，可多次編程(MTP)非易失性存儲器)可用于允許對電路操作的定制。
[0008]NVM MTP存儲器可由使用場效應(yīng)晶體管(FET)組件的互補金屬氧化物半導(dǎo)體(CMOS)電路來制造。近來，已經(jīng)引入了 CMOS中晶體管的不同結(jié)構(gòu)，其中晶體管是“鰭”形(3D)結(jié)構(gòu)。這些結(jié)構(gòu)通常被稱為“FinFET”結(jié)構(gòu)。
[0009]存在一些與在CMOS非易失性存儲器應(yīng)用中使用FinFET相關(guān)聯(lián)的問題。FinFET可使用附加電壓來將浮置柵極(即浮柵)結(jié)構(gòu)耦合至鰭。由于鰭區(qū)域(鰭的寬度乘以長度)的上部通常較小，因此使用附加編程(寫)電壓來將柵極串聯(lián)在一起，這可能抵消掉CMOS電路系統(tǒng)中實現(xiàn)的功率節(jié)省。進一步，用于耦合的M0S二極管(例如，用于存儲器單元的浮置柵極的M0S 二極管)僅在正方向上偏置。僅正偏置使得難以使用負(fù)電壓來向/從浮柵存儲器單元編程(“寫入”)或擦除。
[0010]概述
[0011]根據(jù)本公開的一方面的一種制造可多次編程(MTP)器件的方法包括在第二導(dǎo)電類型的基板上形成第一導(dǎo)電類型的鰭。該方法進一步包括形成浮柵電介質(zhì)以部分地圍繞這些鰭。該方法還包括在該浮柵電介質(zhì)上形成浮置柵極。該方法還包括在該浮置柵極上形成耦合膜。該方法還包括在該耦合膜上形成耦合柵極。
[0012]根據(jù)本公開的另一方面的一種可多次編程(MTP)器件包括基板。此種器件還具有鰭，該鰭具有第一壁、第二壁、以及連接第一壁和第二壁的表面，第一壁和第二壁鄰接該基板。此種器件還包括浮柵電介質(zhì)，該浮柵電介質(zhì)具有在該鰭的第一壁上的第一電介質(zhì)表面和在該鰭的該表面上的第二電介質(zhì)表面。此種器件還包括在該浮柵電介質(zhì)上的浮置柵極。此種器件還包括在該浮置柵極上的耦合膜。在該耦合膜上提供耦合柵極。
[0013]根據(jù)本公開的另一方面的一種可多次編程(MTP)設(shè)備包括用于傳導(dǎo)電流的裝置。此種設(shè)備還包括用于存儲控制傳導(dǎo)裝置中的電流的電荷的裝置。該設(shè)備還包括用于控制存儲在存儲裝置上的電荷的裝置。
[0014]這已較寬泛地勾勒出本公開的特征和技術(shù)優(yōu)勢以便下面的詳細(xì)描述可以被更好地理解。本公開的附加特征和優(yōu)點將在下文描述。本領(lǐng)域技術(shù)人員應(yīng)該領(lǐng)會，本公開可容易地被用作修改或設(shè)計用于實施與本公開相同的目的的其他結(jié)構(gòu)的基礎(chǔ)。本領(lǐng)域技術(shù)人員還應(yīng)認(rèn)識到，這樣的等效構(gòu)造并不脫離所附權(quán)利要求中所闡述的本公開的教導(dǎo)。被認(rèn)為是本公開的特性的新穎特征在其組織和操作方法兩方面連同進一步的目的和優(yōu)點在結(jié)合附圖來考慮以下描述時將被更好地理解。然而，要清楚理解的是，提供每一幅附圖均僅用于解說和描述目的，且無意作為對本公開的限定的定義。
[0015]附圖簡述
[0016]為了更全面地理解本公開，現(xiàn)在結(jié)合附圖參閱以下描述。
[0017]圖1解說本公開的一方面中的CMOS浮柵非易失性存儲器(NVM)單元的示意圖。
[0018]圖2解說本公開的另一方面中的CMOS浮柵NVM單元的示意圖。
[0019]圖3解說本公開的另一方面中的CMOS浮柵NVM單元的示意圖。
[0020]圖4和5解說根據(jù)本公開的CMOS浮柵NVM單元的其他方面的示意圖。
[0021 ]圖6A和6B解說根據(jù)本公開的各種方面的FinFET浮柵NVM晶體管的鳥瞰圖。
[0022]圖7A和7B分別解說圖6A和6B中所示的結(jié)構(gòu)的剖視圖。
[0023]圖8解說根據(jù)本公開的一方面的包括擦除柵極結(jié)構(gòu)的FinFET浮柵NVM晶體管的鳥瞰圖。
[0024]圖9和10解說本公開的一方面中的FinFET NVM結(jié)構(gòu)的剖視圖。
[0025]圖11解說根據(jù)本公開的一方面的晶體管的剖視圖。
[0026]圖12到15解說根據(jù)本公開的一方面的晶體管的工藝構(gòu)造流程。
[0027 ]圖16解說根據(jù)本公開的一方面的操作控制表。
[0028]圖17解說根據(jù)本公開的一方面的工藝流程。
[0029]圖18是示出其中可有利地采用本公開的一方面的示例性無線通信系統(tǒng)的框圖。
[0030]詳細(xì)描述
[0031]以下結(jié)合附圖闡述的詳細(xì)描述旨在作為各種配置的描述，而無意表示可實踐本文中所描述的概念的僅有的配置。本詳細(xì)描述包括具體細(xì)節(jié)以便提供對各種概念的透徹理解。然而，對于本領(lǐng)域技術(shù)人員將顯而易見的是，沒有這些具體細(xì)節(jié)也可實踐這些概念。在一些實例中，以框圖形式示出眾所周知的結(jié)構(gòu)和組件以避免煙沒此類概念。如本文所述的，術(shù)語“和/或”的使用旨在代表“可兼性或”，而術(shù)語“或”的使用旨在代表“排他性或”。
[0032]本公開的一個方面涉及用于制造閃存的可多次編程(MTP)NVM單元的過程。該過程包括在基板中的η阱或p阱上形成高k柵極電介質(zhì)膜、以及隨后在該高k電介質(zhì)膜上形成導(dǎo)電柵極(先柵)或虛設(shè)多晶硅柵極(后柵)。該導(dǎo)電柵極和/或多晶硅柵極可以是浮置柵極。之后，可進行其他工藝步驟，諸如在導(dǎo)電柵極上形成分隔件、在n/p阱中形成源極/漏極區(qū)、移除虛設(shè)多晶硅柵極以及在最后一種情形中填充導(dǎo)電柵極以形成第二虛設(shè)多晶硅柵極。其他步驟包括在源極/漏極區(qū)中形成觸點、以及在柵極和觸點上形成蓋層。
[0033]圖1解說PMOS FinFET浮柵NVM單元的示意圖。代表性地，存儲器單元100包括控制晶體管102(也被稱為耦合柵極102)、編程晶體管104、以及可任選的擦除晶體管106(也被稱為擦除柵極/電容器106)。耦合柵極102、編程晶體管104的柵極、和可任選的擦除柵極/電容器106的柵極在浮置柵極108處耦合在一起。示出了編程晶體管104的漏極110、源極112、和阱114(其可以是η摻雜阱)。還可以存在串聯(lián)的字線存取晶體管(未示出)。這將是四PM0S晶體管浮柵FinFET NVM單元。它也可以是四NMOS晶體管浮柵FinFETNVM單元。
[0034]如圖2所示，在本公開的一方面，耦合柵極102是平板電容器。為了對編程晶體管104進行編程，源極112(其耦合至位線(BL)202)被帶到低電壓(其可以是接地)。另外，漏極110(其耦合至源線(SL)200)被帶到較高電壓(其可以是工作電壓或供電電壓(Vdd))。為了導(dǎo)通編程晶體管104，例如通過向字線(WL)或控制柵極(CG)206施加負(fù)電壓來負(fù)向升高跨耦合柵極102的電壓。字線/控制柵極206是耦合柵極102的導(dǎo)電路徑。當(dāng)耦合柵極102接收到負(fù)偏置時，在耦合柵極102上感生負(fù)電荷，從而在編程晶體管104的浮置柵極108上感生負(fù)電荷。浮置柵極108可使用PM0S器件的η型導(dǎo)電