一種U型FinFET或非門結(jié)構(gòu)及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種半導(dǎo)體器件制造方法，具體地，涉及一種FinFET制造方法。
技術(shù)背景
[0002]摩爾定律指出:集成電路上可容納的晶體管數(shù)目每隔18個(gè)月增加一倍，性能也同時(shí)提升一倍。目前，隨著集成電路工藝和技術(shù)的發(fā)展，先后出現(xiàn)了二極管、MOSFET、FinFET等器件，節(jié)點(diǎn)尺寸不斷減小。然而，2011年以來，硅晶體管已接近了原子等級(jí)，達(dá)到了物理極限，由于這種物質(zhì)的自然屬性，除了短溝道效應(yīng)以外，器件的量子效應(yīng)也對(duì)器件的性能產(chǎn)生了很大的影響，硅晶體管的運(yùn)行速度和性能難有突破性發(fā)展。因此，如何在在無法減小特征尺寸的情況下，大幅度的提升硅晶體管的性能已成為當(dāng)前亟待解決的技術(shù)難點(diǎn)。

【發(fā)明內(nèi)容】

[0003]本發(fā)明提供了一種U型FinFET或非門器件結(jié)構(gòu)及其制造方法，在現(xiàn)有FinFET工藝的基礎(chǔ)上提出了一種新的器件結(jié)構(gòu)，使器件的柵長不受footprint尺寸限制，有效地解決了短溝道效應(yīng)所帶來的問題。具體的，該結(jié)構(gòu)包括:
[0004]襯底；
[0005]位線，所述位線位于襯底頂部區(qū)域，由載流子摻雜區(qū)形成；
[0006]第一鰭片，所述第一鰭片位于襯底上方，其下半部分被第一字線包圍，形成第一溝道區(qū)；
[0007]第二鰭片，所述第二鰭片位于襯底上方，其下半部分被第二字線包圍，形成第二溝道區(qū)；
[0008]第三鰭片，所述第一鰭片位于襯底上方，其下半部分被第三字線包圍，形成第三溝道區(qū)；
[0009]所述第一、第二和第三鰭片頂部未被所述第一、第二、第三字線包圍的區(qū)域具有和位線相同類型的源漏區(qū)；
[0010]隔離區(qū)，所述隔離區(qū)填充所述第一、第二、第三字線之間的區(qū)域，使字線彼此隔離。
[0011]其中，形成所述位線的雜質(zhì)類型為N型雜質(zhì)或P型雜質(zhì)，其摻雜濃度為lelO17?
1 -1 19 3
lelO cm □
[0012]其中，所述第一、第二、第三鰭片彼此平行，其間距為5?50 nm。
[0013]其中，所述第一、第二、第三字線的高度為所述第一、第二、第三鰭片高度的1/2?3/4 0
[0014]其中，所述第一、第二、第三字線為金屬柵疊層結(jié)構(gòu)，依次包括:界面層、高K介質(zhì)層、金屬柵功函數(shù)調(diào)節(jié)層以及多晶硅。
[0015]其中，所述鰭片和字線的數(shù)目由或非門的輸入端口數(shù)目決定，不限于3個(gè)，為2、3、4......N個(gè)等，其中N為自然數(shù)。
[0016]相應(yīng)的，本發(fā)明還提供了一種U型FinFET或非門器件制造方法，包括:
[0017]a.提供襯底；
[0018]b.在所述襯底上形成位線；
[0019]c.在所述位線和襯底上形成第一、第二和第三鰭片；
[0020]d.形成第一、第二和第三字線分別包圍所述第一、第二和第三鰭片的底部區(qū)域；
[0021]e.形成隔離區(qū)填充所述第一、第二和第三鰭片之間的區(qū)域。
[0022]其中，在步驟b和c之間，還包括步驟f:
[0023]在所述襯底上形成溝道材料層和摻雜區(qū)材料層，刻蝕所述溝道材料層和摻雜區(qū)材料層，形成第一、第二和第三鰭片。
[0024]其中，在步驟f中，形成所述溝道材料層和摻雜區(qū)材料層的方法為外延生長，并在外延生長的同時(shí)進(jìn)行原位摻雜。
[0025]其中，在步驟f中，所述溝道材料層和摻雜區(qū)材料層具有相反的摻雜類型，其中，所述溝道材料層的摻雜濃度為lelO15?lel016cm 3，所述摻雜區(qū)材料層的摻雜濃度為lelO17 ?lel019cm 3。
[0026]其中，所述第一、第二和第三字線的高度為所述第一、第二、第三鰭片高度的1/2 ?3/4。
[0027]其中，所述第一、第二、第三字線為金屬柵疊層結(jié)構(gòu)，依次包括:界面層、高K介質(zhì)層、金屬柵功函數(shù)調(diào)節(jié)層以及多晶硅。
[0028]其中，形成所述隔離區(qū)的材料為氧化硅和/或氮化硅，形成方法為化學(xué)汽相淀積。
[0029]本發(fā)明在現(xiàn)有FinFET工藝的基礎(chǔ)上提出了一種新的U型FinFET器件結(jié)構(gòu)形成的3輸入或非門，與現(xiàn)有技術(shù)中形成或非門的FinFET結(jié)構(gòu)相比較，該結(jié)構(gòu)使器件具有垂直的溝道，因而在footprint尺寸不變的情況下，器件可以通過改變Fin的高度來調(diào)節(jié)柵長，改善短溝道效應(yīng)。首先，由于器件具有U型垂直溝道結(jié)構(gòu)，器件源漏懸于襯底上方，與襯底天然分離，因而使得該器件的無法發(fā)生源漏穿通，從而具有較低的亞閾態(tài)斜率及漏電流。其次，由于器件具有U型垂直溝道結(jié)構(gòu)，器件源漏相互平行且懸于襯底上方，有效隔離了器件漏端電場對(duì)源端的影響，因而進(jìn)一步改善了器件的短溝道效應(yīng)，使器件具有較小的DIBL。再次，由于器件具有U型垂直溝道結(jié)構(gòu)，器件摻雜區(qū)懸于襯底上方且位于同一平面內(nèi)，因而便于制作接觸。本發(fā)明提出的器件結(jié)構(gòu)在制作工藝上與現(xiàn)有FinFET工藝完全兼容，極大地提高了器件性能。
【附圖說明】
[0030]圖1?圖7示意性地示出了根據(jù)本發(fā)明中實(shí)施例1中的方法形成U型FinFET器件各階段的剖面圖；
[0031]圖9示意性地示出了根據(jù)本發(fā)明中實(shí)施例中的方法形成U型FinFET或非門器件的剖面圖；
[0032]圖8和圖10分別為圖7和圖9的俯視圖。
【具體實(shí)施方式】
[0033]為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合附圖對(duì)本發(fā)明的實(shí)施例作詳細(xì)描述。
[0034]下面詳細(xì)描述本發(fā)明的實(shí)施例，所述實(shí)施例的示例在附圖中示出，其中自始至終相同或類似的標(biāo)號(hào)表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實(shí)施例是示例性的，僅用于解釋本發(fā)明，而不能解釋為對(duì)本發(fā)明的限制。
[0035]本發(fā)明提供了一種U型FinFET或非門器件結(jié)構(gòu)，包括:襯底100 ；
[0036]位線150，所述位線位于襯底100頂部區(qū)域，由載流子摻雜區(qū)形成；
[0037]第一鰭片210，所述第一鰭片位于襯底100上方，其下半部分被第一字線包圍，形成第一溝道區(qū)；
[0038]第二鰭片220，所述第二鰭片位于襯底100上方，其下半部分被第二字線包圍，形成第二溝道區(qū)；
[0039]第三鰭片230，所述第一鰭片位于襯底100上方，其下半部分被第三字線包圍，形成第三溝道區(qū)；
[0040]所述第一、第二和第三鰭片頂部未被所述第一、第二、第三字線包圍的區(qū)域具有和位線150相同類型的源漏區(qū)；
[0041]隔離區(qū)240，所述隔離區(qū)230填充所述第一、第二、第三字線之間的區(qū)域，使字線彼此隔離。
[0042]其中，形成所述位線150的雜質(zhì)類型為N型雜質(zhì)或P型雜質(zhì)，其摻雜濃度為lelO17 ?lel019cm 3。
[0043]其中，所述第一、第二、第三鰭片彼此平行，其間距為5?50 nm。
[0044]其中，所述第一、第二、第三字線的高度為所述第一、第二、第三鰭片高度的1/2?3/4 0
[0045]其中，所述第一、第二、第三字線為金屬柵疊層結(jié)構(gòu)，依次包括:界面層、高K介質(zhì)層、金屬柵功函數(shù)調(diào)節(jié)層以及多晶硅。
[0046]其中，所述鰭片和字線的數(shù)目由或非門的輸入端口數(shù)目決定，不限于3個(gè)，為2、3、
4......N個(gè)等，其中N為自然數(shù)。
[0047]相應(yīng)的，本發(fā)明還提供了一種U型FinFET或非門器件制造方法，包括:
[0048]a.提供襯底100 ；
[0049]b.在所述襯底上形成位線150 ；
[0050]c.在所述位線150和襯