偽柵極結(jié)構(gòu)及其方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明總體涉及半導(dǎo)體領(lǐng)域，更具體地，涉及偽柵極結(jié)構(gòu)及其形成方法。
【背景技術(shù)】
[0002]電子工藝對能夠同時(shí)提供更多愈發(fā)復(fù)雜和精細(xì)功能的更小和更快電子器件的需求日益增長。因此，在半導(dǎo)體工業(yè)中持續(xù)地傾向于制造低成本、高性能和低功率的集成電路(1C) ο到目前為止，通過按比例減小半導(dǎo)體1C尺寸(諸如，最小的特征尺寸)已很大程度地實(shí)現(xiàn)了這些目標(biāo)，從而提高了生產(chǎn)效率和降低了相關(guān)成本。然而，這種按比例還增加了半導(dǎo)體制造工藝的復(fù)雜性。因此，實(shí)現(xiàn)半導(dǎo)體1C和器件的持續(xù)進(jìn)步要求半導(dǎo)體制造工藝和技術(shù)的相似進(jìn)步。
[0003]近來，已經(jīng)引入多柵極器件試圖通過增強(qiáng)柵極溝道耦合來提高柵極控制、減少斷態(tài)電流以及降低短溝道效應(yīng)(SCE)。已經(jīng)引入的這種多柵極器件是鰭式場效應(yīng)晶體管(FinFET)。FinFET的名字源自于形成在襯底上且從該襯底處延伸的鰭狀結(jié)構(gòu)，并且該鰭狀結(jié)構(gòu)用于形成FET溝道。FinFET與常規(guī)的互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)工藝相兼容并且FinFET的三維結(jié)構(gòu)允許其迅速地按比例縮小同時(shí)保持柵極控制和降低SCE。在制造諸如FinFET的先進(jìn)半導(dǎo)體器件期間，可使用偽結(jié)構(gòu)(S卩，沒有電功能的結(jié)構(gòu))來諸如提供晶圓表面的一致的工藝環(huán)境(諸如，一致的形貌)?？蛇x地，在一些實(shí)例中，這種偽結(jié)構(gòu)可用作“后柵極”工藝的部分，其中，在半導(dǎo)體器件制造工藝的后續(xù)階段中，有源柵極結(jié)構(gòu)代替?zhèn)螙艠O結(jié)構(gòu)。特別是因?yàn)榫w管器件已持續(xù)地迅速按比例減小，偽結(jié)構(gòu)與先進(jìn)的晶體管器件(諸如，F(xiàn)inFET器件)的集成已產(chǎn)生了許多新挑戰(zhàn)?？傊?，現(xiàn)有半導(dǎo)體制造技術(shù)還沒有證明完全滿足所有方面的要求。

【發(fā)明內(nèi)容】

[0004]根據(jù)本發(fā)明的一個(gè)方面，提供了一種半導(dǎo)體器件，包括:隔離區(qū)，將第一有源區(qū)和第二有源區(qū)分隔開，其中，第一有源區(qū)鄰近隔離區(qū)的第一側(cè)，而第二有源區(qū)鄰近隔離區(qū)的第二側(cè)；器件，包括形成在第一有源區(qū)內(nèi)的源極區(qū)、漏極區(qū)和柵極，其中，源極區(qū)和漏極區(qū)鄰近柵極設(shè)置且位于柵極的任一側(cè)，并且源極區(qū)和漏極區(qū)的其中一個(gè)鄰近隔離區(qū)的第一側(cè)設(shè)置；以及偽柵極，至少部分地形成在隔離區(qū)上方，并且與鄰近隔離區(qū)的第一側(cè)的源極區(qū)或漏極區(qū)相鄰，其中，柵極包括具有第一厚度的第一介電層，并且偽柵極包括具有大于第一厚度的第二厚度的第二介電層。
[0005]優(yōu)選地，第二介電層的厚度與形成在半導(dǎo)體器件的輸入/輸出(I/O)區(qū)內(nèi)的I/O器件的柵疊件的介電層的厚度基本相等。
[0006]優(yōu)選地，第一介電層具有約10埃至20埃的厚度。
[0007]優(yōu)選地，第二介電層具有約30埃至50埃的厚度。
[0008]優(yōu)選地，該半導(dǎo)體器件還包括:襯底，襯底包括從其自身處延伸的鰭，其中，第一有源區(qū)包括鰭的第一部分而第二有源區(qū)包括鰭的第二部分。
[0009]優(yōu)選地，該半導(dǎo)體器件還包括:第一基腳區(qū)，形成在第一有源區(qū)和隔離區(qū)之間的界面處，其中，偽柵極形成在第一基腳區(qū)上方。
[0010]優(yōu)選地，該半導(dǎo)體器件還包括:第二基腳區(qū)，形成在第二有源區(qū)和隔離區(qū)之間的界面處，其中，偽柵極形成在第二基腳區(qū)上方。
[0011]優(yōu)選地，該半導(dǎo)體器件還包括:第二基腳區(qū)，形成在第二有源區(qū)和隔離區(qū)之間的界面處，其中，偽柵極形成在第一基腳區(qū)和第二基腳區(qū)之間。
[0012]優(yōu)選地，該半導(dǎo)體器件還包括:多個(gè)其他的偽柵極，設(shè)置在鰭上方。
[0013]優(yōu)選地，多個(gè)其他的偽柵極包括具有第一厚度的第一介電層。
[0014]優(yōu)選地，偽柵極包括形成在第二介電層上方的多晶硅柵電極。
[0015]根據(jù)本發(fā)明的另一方面，提供了一種半導(dǎo)體結(jié)構(gòu)，包括:第一有源區(qū)，包括具有第一源極區(qū)、第一漏極區(qū)和第一柵極的第一器件，其中，第一源極區(qū)和第一漏極區(qū)鄰近于第一柵極設(shè)置且位于第一柵極的任一側(cè)上；第二有源區(qū)，包括具有第二源極區(qū)、第二漏極區(qū)和第二柵極的第二器件，其中，第二源極區(qū)和第二漏極區(qū)鄰近第二柵極設(shè)置且位于第二柵極的任一側(cè)上；隔離區(qū)和偽柵極，隔離區(qū)插設(shè)在第一有源區(qū)和第二有源區(qū)之間并且鄰近第一有源區(qū)和第二有源區(qū)中的每一個(gè)，以及偽柵極形成在隔離區(qū)上方；以及輸入/輸出(I/O)器件，包括形成在半導(dǎo)體結(jié)構(gòu)的I/O區(qū)內(nèi)的I/O柵疊件；其中，第一源極區(qū)和第一漏極區(qū)的其中一個(gè)鄰近隔離區(qū)的第一側(cè)設(shè)置，而第二源極區(qū)和第二漏極區(qū)的其中一個(gè)鄰近隔離區(qū)的第二側(cè)設(shè)置；其中，第一柵極和第二柵極包括具有第一厚度的第一介電層，而偽柵極和I/O柵疊件包括具有大于第一厚度的第二厚度的第二介電層。
[0016]優(yōu)選地，第一柵極和第二柵極包括金屬柵電極，而偽柵極包括多晶硅柵電極。
[0017]優(yōu)選地，第一介電層具有約10埃至20埃的厚度，而第二介電層具有約30埃至50
埃的厚度。
[0018]優(yōu)選地，該半導(dǎo)體結(jié)構(gòu)還包括:第一基腳區(qū)，形成在第一有源區(qū)和隔離區(qū)之間的界面處；以及第二基腳區(qū)，形成在第二有源區(qū)和隔離區(qū)之間的界面處；其中，偽柵極至少部分地形成在第一基腳區(qū)和第二基腳區(qū)中的一個(gè)的上方。
[0019]優(yōu)選地，該半導(dǎo)體結(jié)構(gòu)還包括:另一個(gè)偽柵極，至少部分地形成在另一個(gè)基腳區(qū)上方，另一個(gè)基腳區(qū)形成在第一有源區(qū)和第二有源區(qū)中的一個(gè)與另一個(gè)隔離區(qū)之間的界面處。
[0020]優(yōu)選地，另一個(gè)偽柵極包括具有大于第一厚度的第二厚度的第二介電層。
[0021]根據(jù)本發(fā)明的又一方面，提供了一種半導(dǎo)體制造方法，包括:形成將第一有源區(qū)和第二有源區(qū)分隔開的隔離區(qū)；在第一有源區(qū)內(nèi)形成具有源極、漏極和柵極的器件，柵極包括具有第一厚度的第一介電層，其中，源極和漏極鄰近柵極形成且位于柵極的任一側(cè)上，并且源極區(qū)和漏極區(qū)的其中一個(gè)鄰近隔離區(qū)形成；在第一有源區(qū)和隔離區(qū)之間的界面處的基腳區(qū)上方形成具有第二厚度的第二介電層，其中，第二厚度大于第一厚度；以及當(dāng)在基腳區(qū)上方形成第二介電層時(shí)，同時(shí)在I/O器件區(qū)上方形成第二介電層。
[0022]優(yōu)選地，該方法還包括:在形成在基腳區(qū)上方的第二介電層上方形成偽柵極。
[0023]優(yōu)選地，該方法還包括:當(dāng)形成器件的第一介電層時(shí)，同時(shí)形成多個(gè)其他的偽柵極的第一介電層。
【附圖說明】
[0024]當(dāng)結(jié)合附圖進(jìn)行閱讀時(shí)，根據(jù)下面詳細(xì)的描述可以更好地理解本發(fā)明的各方面。應(yīng)該強(qiáng)調(diào)的是，根據(jù)工業(yè)中的標(biāo)準(zhǔn)實(shí)踐，沒有按比例繪制各種部件。實(shí)際上，為了清楚地討論，可以任意地增加或減小各種部件的尺寸。
[0025]圖1A和圖1B分別示出了包括第一和第二多柵極器件的器件結(jié)構(gòu)的頂視圖和截面圖，第一和第二多柵極器件具有設(shè)置在兩者之間的多個(gè)偽柵極。
[0026]圖2A和圖2B分別示出了包括第一和第二多柵極器件的器件結(jié)構(gòu)的頂視圖和截面圖，第一和第二多柵極器件具有設(shè)置在兩者之間的偽柵極。
[0027]圖3是根據(jù)本發(fā)明的一個(gè)或多個(gè)方面的在多柵極器件結(jié)構(gòu)中制造偽柵極的方法的流程圖。
[0028]圖4A和圖4B分別示出了根據(jù)本發(fā)明的一個(gè)或多個(gè)方面的包括第一和第二多柵極器件的器件結(jié)構(gòu)的頂視圖和截面圖，第一和第二多柵極器件具有設(shè)置在兩者之間的偽柵極。
[0029]圖4C和圖4D分別示出了根據(jù)本發(fā)明的一個(gè)或多個(gè)方面的形成在襯底的輸入/輸出(I/O)區(qū)域中的I/O器件的頂視圖和截面圖。
[0030]圖5示出了根據(jù)一些實(shí)施例的圖4B的器件的一部分在基腳區(qū)上方形成介電層之后的截面圖。
[0031]圖6示出了根據(jù)一些實(shí)施例的圖5的器件的一部分在形成偽柵極和有源柵極之后的截面圖。
[0032]圖7示出了根據(jù)一些實(shí)施例的圖6的器件的一部分在形成漏極部件和源極部件之后的截面圖。
[0033]圖8示出了根據(jù)一些實(shí)施例的圖7的器件的一部分在形成介電層之后的截面圖。
[0034]圖9示出了根據(jù)一些實(shí)施例的圖8的器件的一部分在去除一個(gè)或多個(gè)偽柵極堆疊部件之后的截面圖。
[0035]圖10示出了根據(jù)一些實(shí)施例的圖9的器件的一部分在形成高K/金屬柵疊件之后的截面圖。
【具體實(shí)施方式】
[0036]以下公開提供了多種不同實(shí)施例或?qū)嵗?，用于?shí)現(xiàn)所提供主題的不同特征。以下將描述組件和布置的特定實(shí)例以簡化本發(fā)明。當(dāng)然，這些僅是實(shí)例并且不旨在限制本發(fā)明。諸如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接觸的實(shí)施例，也可以包括其他部件可以形成在第一部件和第二部件之間使得第一部件和第二部件不直接接觸的實(shí)施例。另外，本發(fā)明可以在多個(gè)實(shí)例中重復(fù)參考符號和/或字符。這種重復(fù)是為了簡化和清楚的目的，并且其本身不表示所述多個(gè)實(shí)施例和/或配置之間的關(guān)系。
[0037]此外，為了便于描述，本文中可使用諸如“在…之下”、“在…下面”、“下面的”、“在…上面”、以及“上面的”等的空間關(guān)系術(shù)語以描述如圖中所示的一個(gè)元件或部件與另一元件或部件的關(guān)系。除圖中所示的方位之外，空間關(guān)系術(shù)語旨在包括使用或操作中的裝置的各種不同的方位。裝置可以以其他方式定位(旋轉(zhuǎn)90度或在其他方位)，并且通過在本文中使用的空間關(guān)系描述符可同樣地進(jìn)行相應(yīng)地解釋。
[0038]還要注意，本發(fā)明提供的實(shí)施例的形式為本文中被稱為FinFET器件的多柵極晶體管或鰭型多柵極晶體管。這種器件可包括P型金屬氧化物半導(dǎo)體FinFET器件或N型金屬氧化物半導(dǎo)體FinFET器件。FinFET器件可以是雙柵極器件、三柵極器件、塊狀器件、絕緣體上硅(SOI)器件和/或其他配置。本領(lǐng)域的普通技術(shù)人員可意識到可從本發(fā)明的各方面獲得益處的半導(dǎo)體器件的其他實(shí)施例。諸如，本文描述的一些實(shí)施例還可應(yīng)用于全環(huán)柵(GAA)器件、Omega柵極(Ω柵極)器件或Pi柵極(Π柵極)器件。
[0039]圖1A和圖1B分別示出了包括制造在襯底103(諸如，硅襯底)上的第一多柵極器件101和第二多柵極器件102的器件結(jié)構(gòu)100的頂視圖和截面圖。在一些實(shí)例中，第一多柵極器件101和第二多柵極器件102中的每一個(gè)可包括FinFET器件。為了對下列討論提供背景和清楚的目的，參照圖1A/1B簡要描述了器件結(jié)構(gòu)100。在各種實(shí)例中，第一多柵極器件101制造在有源區(qū)104內(nèi)，并且第二多柵極器件102制造在有源區(qū)106內(nèi)。如本文所使用的，術(shù)語“有源區(qū)”限定了沒有包括隔離區(qū)(諸如，淺溝槽隔離(STI)區(qū)120)的區(qū)域。其他可使用的隔離區(qū)的實(shí)例包括場氧化(F0X)區(qū)、硅的局部氧化(L0C0S)區(qū)或現(xiàn)有技術(shù)已知的其他類型的隔離區(qū)。此外，“有源區(qū)”可用于限定包括晶體管源極、漏極和/或柵極的區(qū)域。諸如，有源區(qū)104內(nèi)的器件101包括源極/漏極區(qū)108、110以及柵