互連形成第一反相器;所述第二匪0S晶體管與所述第二 PM0S晶體管互連形成第二反相器;所述第三匪0S管的源極連接至所述第一反相器的輸出端及所述第二反相器的輸入端，柵極連接至存儲(chǔ)器的寫(xiě)字線，漏極連接至存儲(chǔ)器的寫(xiě)位線;所述第四NM0S晶體管的源極連接至所述第二反相器的輸出端及所述第一反相器的輸入端，柵極連接至存儲(chǔ)器的寫(xiě)字線，漏極連接至存儲(chǔ)器的寫(xiě)反位線;所述第五NM0S管的源極連接至所述第一反相器的輸出端及所述第二反相器的輸入端，柵極連接至存儲(chǔ)器的讀字線，漏極連接至存儲(chǔ)器的讀位線;所述第六匪0S晶體管的源極連接至所述第二反相器的輸出端及所述第一反相器的輸入端，柵極連接至存儲(chǔ)器的讀字線，漏極連接至存儲(chǔ)器的讀反位線。
[0037]如上所述，本發(fā)明的SOI雙端口SRAM單元及其制作方法，具有以下有益效果:所述SOI雙端口 SRAM單元中，組成第一反相器及第二反相器的四個(gè)晶體管均采用L型柵；對(duì)于NM0S晶體管，其L型柵的彎折角外側(cè)區(qū)域設(shè)有一P型重?fù)诫s體接觸區(qū)，所述P型重?fù)诫s體接觸區(qū)與其所在NM0S晶體管的體區(qū)及N型重?fù)诫s源區(qū)均相互接觸;對(duì)于PM0S晶體管，其L型柵的彎折角外側(cè)區(qū)域設(shè)有一N型重?fù)诫s體接觸區(qū)，所述P型重?fù)诫s體接觸區(qū)與其所在PM0S晶體管的體區(qū)及P型重?fù)诫s源區(qū)均相互接觸。本發(fā)明可以在犧牲較小單元面積的情況下(最終的有效單元面積可小于4μπι2)有效抑制ro SOI器件中的浮體效應(yīng)以及寄生三極管效應(yīng)引發(fā)的漏功耗以及晶體管閾值電壓漂移，提高單元的抗噪聲能力。并且本發(fā)明的SOI雙端口 SRAM單元的制作方法不引入額外掩膜板、與現(xiàn)有邏輯工藝完全兼容，單元內(nèi)部采用中心對(duì)稱(chēng)結(jié)構(gòu)，不僅有利于M0S管的尺寸和閾值電壓等匹配，還有利于形成陣列，方便全定制SRAM芯片。
【附圖說(shuō)明】
[0038]圖1顯示為本發(fā)明的SOI雙端口 SRAM單元的電路原理示意圖。
[0039]圖2顯示為本發(fā)明的S0I雙端口SRAM單元中采用L型柵的匪0S晶體管的俯視結(jié)構(gòu)示意圖。
[0040]圖3及圖4分別顯示為圖2所示結(jié)構(gòu)的A-A’向及B_B’向剖視圖。
[0041]圖5-圖7分別顯示為采用普通柵、T型柵及Η型柵的NM0S晶體管的俯視結(jié)構(gòu)示意圖。
[0042]圖8-圖13顯示為本發(fā)明的S0I雙端口SRAM單元的制作方法中各步驟所呈現(xiàn)的俯視結(jié)構(gòu)示意圖。
[0043]元件標(biāo)號(hào)說(shuō)明
[0044]1第一反相器
[0045]101第一 PM0S 晶體管
[0046]102第一 NM0S 晶體管
[0047]2第二反相器
[0048]201第二 PM0S 晶體管
[0049]202第二 NM0S 晶體管
[0050]3獲取管
[0051 ] 301第三NM0S晶體管
[0052]302第四NM0S晶體管
[0053]303第五NM0S晶體管
[0054]304第六NM0S晶體管
[0055]4N型重?fù)诫s源區(qū)
[0056]401淺 N型區(qū)
[0057]5N型重?fù)诫s漏區(qū)
[0058]6L 型柵
[0059]601柵介質(zhì)層
[0060]602多晶硅層
[0061]7P型重?fù)诫s體接觸區(qū)
[0062]8體區(qū)
[0063]9側(cè)墻隔離結(jié)構(gòu)
[0064]10金屬硅化物
[0065]11背襯底
[0066]12絕緣埋層
[0067]13淺溝槽隔離結(jié)構(gòu)
[0068]14普通柵
[0069]15T 型柵
[0070]16Η 型柵
[0071]17源區(qū)
[0072]18漏區(qū)
[0073]19體接觸區(qū)
[0074]20a，20b，20c，20d，20e，20f有源區(qū)
[0075]30N 阱
[0076]30a，30b，30cN 阱預(yù)設(shè)位置
[0077]40第一 P 阱
[0078]40a，40b第一 P阱預(yù)設(shè)位置
[0079]50第二 P 阱
[0080]50a，50b第二 P阱預(yù)設(shè)位置[0081 ]60a第一柵極
[0082]60b第二柵極
[0083]60c第三柵極
[0084]60d第四柵極
【具體實(shí)施方式】
[0085]以下通過(guò)特定的具體實(shí)例說(shuō)明本發(fā)明的實(shí)施方式，本領(lǐng)域技術(shù)人員可由本說(shuō)明書(shū)所揭露的內(nèi)容輕易地了解本發(fā)明的其他優(yōu)點(diǎn)與功效。本發(fā)明還可以通過(guò)另外不同的【具體實(shí)施方式】加以實(shí)施或應(yīng)用，本說(shuō)明書(shū)中的各項(xiàng)細(xì)節(jié)也可以基于不同觀點(diǎn)與應(yīng)用，在沒(méi)有背離本發(fā)明的精神下進(jìn)行各種修飾或改變。
[0086]請(qǐng)參閱圖1至圖13。需要說(shuō)明的是，本實(shí)施例中所提供的圖示僅以示意方式說(shuō)明本發(fā)明的基本構(gòu)想，遂圖式中僅顯示與本發(fā)明中有關(guān)的組件而非按照實(shí)際實(shí)施時(shí)的組件數(shù)目、形狀及尺寸繪制，其實(shí)際實(shí)施時(shí)各組件的型態(tài)、數(shù)量及比例可為一種隨意的改變，且其組件布局型態(tài)也可能更為復(fù)雜。
[0087]實(shí)施例一
[0088]本發(fā)明提供一種SOI雙端口 SRAM單元，請(qǐng)參閱圖1，顯示為所述SOI雙端口 SRAM單元的電路原理示意圖，包括:
[0089]第一反相器1，由第一PM0S晶體管101及第一NM0S晶體管102組成；
[0090]第二反相器2，由第二PM0S晶體管201及第二NM0S晶體管202組成；
[0091]獲取管3，由第三匪0S晶體管301、第四NM0S晶體管302、第五NM0S晶體管303及第六NMOS晶體管304組成;所述第三匪OS管301的源極連接至所述第一反相器的輸出端及所述第二反相器的輸入端，柵極連接至存儲(chǔ)器的寫(xiě)字線WL1，漏極連接至存儲(chǔ)器的寫(xiě)位線BL1;所述第四NM0S晶體管302的源極連接至所述第二反相器的輸出端及所述第一反相器的輸入端，柵極連接至存儲(chǔ)器的寫(xiě)字線WL1，漏極連接至存儲(chǔ)器的寫(xiě)反位線BLB1;所述第五NM0S管303的源極連接至所述第一反相器的輸出端及所述第二反相器的輸入端，柵極連接至存儲(chǔ)器的讀字線WL2，漏極連接至存儲(chǔ)器的讀位線BL2;所述第六NM0S晶體管304的源極連接至所述第二反相器的輸出端及所述第一反相器的輸入端，柵極連接至存儲(chǔ)器的讀字線WL2，漏極連接至存儲(chǔ)器的讀反位線BLB2。
[0092]作為示例，所述第一PM0S晶體管101及第二 PM0S晶體管201的源極均與電源端VDD連接，漏極分別與所述第一匪0S晶體管102及第二 NM0S晶體管202的漏極相連，作為反相器的輸出端。所述第一 PM0S晶體管101及第二 PM0S晶體管201的柵極分別與所述第一 NM0S晶體管102及第二 NM0S晶體管202的柵極相連，作為反相器的輸入端。所述第一 NM0S晶體管102及第二匪0S晶體管202的源極均接地線GND，以實(shí)現(xiàn)第一反相器1及第二反相器2的功能。圖1中還示出了第一存儲(chǔ)節(jié)點(diǎn)Q及第二存儲(chǔ)節(jié)點(diǎn)QB的位置。
[0093]特別的，所述第一反相器1及第二反相器2中，所述第一、第二PM0S晶體管101、201及第一、第二匪0S晶體管102、202均采用L型柵;對(duì)于匪0S晶體管，其L型柵的彎折角外側(cè)區(qū)域設(shè)有一P型重?fù)诫s體接觸區(qū)，所述P型重?fù)诫s體接觸區(qū)與其所在NM0S晶體管的體區(qū)及N型重?fù)诫s源區(qū)均相互接觸;對(duì)于PM0S晶體管，其L型柵的彎折角外側(cè)區(qū)域設(shè)有一 N型重?fù)诫s體接觸區(qū)，所述P型重?fù)诫s體接觸區(qū)與其所在PM0S晶體管的體區(qū)及P型重?fù)诫s源區(qū)均相互接觸。
[0094]作為示例，請(qǐng)參閱圖2，顯示為采用L型柵的匪0S晶體管(第一、第二匪0S晶體管102、202)的俯視結(jié)構(gòu)圖。圖3及圖4分別顯示為圖2所示結(jié)構(gòu)的A-A ’向及B-B ’向剖視圖。作為示例，所述S0I雙端口 SRAM單元采用自下而上依次包括背襯底11、絕緣埋層12及頂層硅的S0I襯底，各晶體管所在有源區(qū)之間通過(guò)上下貫穿所述頂層硅的淺溝槽隔離結(jié)構(gòu)13隔離。所述背襯底11包括但不限于S1、Ge等常規(guī)半導(dǎo)體襯底，且可具有一定類(lèi)型的摻雜。本實(shí)施例中，所述背襯底11采用P型Si襯底，所述絕緣埋層12采用二氧化硅。
[0095 ] 如圖2至圖4所示，所述NM0S晶體管的體區(qū)8設(shè)于所述L型柵6的下方;所述NM0S晶體管的N型重?fù)诫s源區(qū)4及N型重?fù)诫s漏區(qū)5分別設(shè)于所述體區(qū)8前部的兩側(cè);所述P型重?fù)诫s體接觸區(qū)7設(shè)于所述L型柵6的彎折角外側(cè)區(qū)域，并分別與所述體區(qū)8后部及所述N型重?fù)诫s源區(qū)4相接觸。
[0096]進(jìn)一步的，所述N型重?fù)诫s源區(qū)4及所述P型重?fù)诫s體接觸區(qū)7上部形成有金屬硅化物10。所述金屬硅化物10包括但不限于硅化鈷及硅化鈦等導(dǎo)電硅化物，其與所述N型重?fù)诫s源區(qū)4及所述P型重?fù)诫s體接觸區(qū)7形成歐姆接觸。
[0097]圖3中還示出了NM0S晶體管的淺N型區(qū)401。作為示例，所述L型柵6包括柵介質(zhì)層601及形成于所述柵介質(zhì)層601上的多晶硅層602。所述L型柵6周?chē)€設(shè)有側(cè)墻隔離結(jié)構(gòu)9，所述側(cè)墻隔離結(jié)構(gòu)9將所述淺N型區(qū)401部分覆蓋。本實(shí)施例中，所述NM0S管的N型重?fù)诫s漏區(qū)5與L型柵6上部也均形成有金屬硅化物10，用于降低漏極及柵極與引出電極之間的接觸電阻。
[0098]圖2-圖4顯示的為采用所述L型柵的匪0S晶體管的結(jié)構(gòu)示意圖，對(duì)于采用L型柵的PMOS晶體管，其結(jié)構(gòu)與NMOS晶體管基本相同，只是晶體管中各區(qū)域摻雜類(lèi)型相反，此處不再予以圖示。同樣的，對(duì)于采用L型柵的PM0S晶體管，其P型重?fù)诫s源區(qū)及N型重?fù)诫s體接觸區(qū)上部形成也優(yōu)選形成有金屬硅化物。
[0099]本發(fā)明的SOI雙端口SRAM單元中，組成第一反相器及第二反相器的四個(gè)晶體管均采用L型柵;對(duì)于NM0S晶體管，其L型柵的彎折角外側(cè)區(qū)域設(shè)有一P型重?fù)诫s體接觸區(qū)，所述P型重?fù)诫s體接觸區(qū)與其所在NM0S晶體管的體區(qū)及N型重?fù)诫s源區(qū)均相互接觸;對(duì)