晶體管均采用L型柵;對于NM0S晶體管，其L型柵的彎折角外側(cè)區(qū)域設(shè)有一 P型重?fù)诫s體接觸區(qū)，所述P型重?fù)诫s體接觸區(qū)與其所在NM0S晶體管的體區(qū)及N型重?fù)诫s源區(qū)均相互接觸;對于PM0S晶體管，其L型柵的彎折角外側(cè)區(qū)域設(shè)有一N型重?fù)诫s體接觸區(qū)，所述P型重?fù)诫s體接觸區(qū)與其所在PM0S晶體管的體區(qū)及P型重?fù)诫s源區(qū)均相互接觸。本發(fā)明可以在犧牲較小單元面積的情況下(最終的有效單元面積可小于4μπι2)有效抑制PD S0I器件中的浮體效應(yīng)以及寄生三極管效應(yīng)引發(fā)的漏功耗以及晶體管閾值電壓漂移，提高單元的抗噪聲能力。并且本發(fā)明的S0I雙端口 SRAM單元的制作方法不引入額外掩膜板、與現(xiàn)有邏輯工藝完全兼容，單元內(nèi)部采用中心對稱結(jié)構(gòu)，不僅有利于M0S管的尺寸和閾值電壓等匹配，還有利于形成陣列，方便全定制SRAM芯片。所以，本發(fā)明有效克服了現(xiàn)有技術(shù)中的種種缺點而具高度產(chǎn)業(yè)利用價值。
[0127]上述實施例僅例示性說明本發(fā)明的原理及其功效，而非用于限制本發(fā)明。任何熟悉此技術(shù)的人士皆可在不違背本發(fā)明的精神及范疇下，對上述實施例進(jìn)行修飾或改變。因此，舉凡所屬技術(shù)領(lǐng)域中具有通常知識者在未脫離本發(fā)明所揭示的精神與技術(shù)思想下所完成的一切等效修飾或改變，仍應(yīng)由本發(fā)明的權(quán)利要求所涵蓋。
【主權(quán)項】
1.一種SOI雙端口 SRAM單元，所述SOI雙端口 SRAM單元包括: 第一反相器，由第一PM0S晶體管及第一NM0S晶體管組成； 第二反相器，由第二PM0S晶體管及第二NM0S晶體管組成； 獲取管，由第三匪OS晶體管、第四匪OS晶體管、第五匪OS晶體管及第六匪OS晶體管組成； 其中，所述第三匪OS管的源極連接至所述第一反相器的輸出端及所述第二反相器的輸入端，柵極連接至存儲器的寫字線，漏極連接至存儲器的寫位線； 所述第四匪OS晶體管的源極連接至所述第二反相器的輸出端及所述第一反相器的輸入端，柵極連接至存儲器的寫字線，漏極連接至存儲器的寫反位線； 所述第五匪OS管的源極連接至所述第一反相器的輸出端及所述第二反相器的輸入端，柵極連接至存儲器的讀字線，漏極連接至存儲器的讀位線； 所述第六匪OS晶體管的源極連接至所述第二反相器的輸出端及所述第一反相器的輸入端，柵極連接至存儲器的讀字線，漏極連接至存儲器的讀反位線； 其特征在于: 所述第一、第二 PM0S晶體管及第一、第二 NM0S晶體管均采用L型柵;對于NM0S晶體管，其L型柵的彎折角外側(cè)區(qū)域設(shè)有一P型重?fù)诫s體接觸區(qū)，所述P型重?fù)诫s體接觸區(qū)與其所在匪OS晶體管的體區(qū)及N型重?fù)诫s源區(qū)均相互接觸;對于PM0S晶體管，其L型柵的彎折角外側(cè)區(qū)域設(shè)有一N型重?fù)诫s體接觸區(qū)，所述P型重?fù)诫s體接觸區(qū)與其所在PM0S晶體管的體區(qū)及P型重?fù)诫s源區(qū)均相互接觸。2.根據(jù)權(quán)利要求1所述的SOI雙端口SRAM單元，其特征在于:所述N型重?fù)诫s源區(qū)及所述P型重?fù)诫s體接觸區(qū)上部形成有金屬硅化物。3.根據(jù)權(quán)利要求1所述的SOI雙端口SRAM單元，其特征在于:所述P型重?fù)诫s源區(qū)及所述N型重?fù)诫s體接觸區(qū)上部形成有金屬硅化物。4.根據(jù)權(quán)利要求2或3所述的SOI雙端口SRAM單元，其特征在于:所述金屬娃化物選自娃化鈷及硅化鈦中的任意一種。5.根據(jù)權(quán)利要求1所述的SOI雙端口SRAM單元，其特征在于:所述SOI雙端口 SRAM單元采用自下而上依次包括背襯底、絕緣埋層及頂層硅的SOI襯底，各晶體管所在有源區(qū)之間通過上下貫穿所述頂層硅的淺溝槽隔離結(jié)構(gòu)隔離。6.根據(jù)權(quán)利要求1所述的SOI雙端口SRAM單元，其特征在于:所述第三、第四、第五、第六NM0S晶體管中至少有一個采用L型柵NM0S管。7.根據(jù)權(quán)利要求1所述的SOI雙端口SRAM單元，其特征在于:所述第三、第四、第五、第六NM0S晶體管中至少有一個采用普通柵NM0S管、T型柵NM0S管或Η型柵NM0S管。8.一種SOI雙端口 SRAM單元的制作方法，其特征在于，包括如下步驟: S1:提供一自下而上依次包括背襯底、絕緣埋層及頂層硅的SOI襯底，在所述頂層硅中制作淺溝槽隔離結(jié)構(gòu)，定義出有源區(qū)； S2:依據(jù)所述有源區(qū)的位置在所述頂層硅中制作N阱、第一P阱及第二P阱，其中，所述N阱位于所述第一P阱及第二P阱之間； S3:在所述N阱中制作第一PM0S晶體管及第二PM0S晶體管；在所述第一P阱中制作第一W0S晶體管、第三W0S晶體管及第五匪OS晶體管;在所述第二 P阱中制作第二匪OS晶體管、第四匪OS晶體管及第六NMOS晶體管;其中，所述第一、第二 PM0S晶體管及第一、第二W0S晶體管均采用L型柵;對于NM0S晶體管，其L型柵的彎折角外側(cè)區(qū)域設(shè)有一P型重?fù)诫s體接觸區(qū)，所述P型重?fù)诫s體接觸區(qū)與其所在NM0S晶體管的體區(qū)及N型重?fù)诫s源區(qū)均相互接觸;對于PM0S晶體管，其L型柵的彎折角外側(cè)區(qū)域設(shè)有一N型重?fù)诫s體接觸區(qū)，所述P型重?fù)诫s體接觸區(qū)與其所在PM0S晶體管的體區(qū)及P型重?fù)诫s源區(qū)均相互接觸； S4:制作金屬過孔及相應(yīng)金屬連線，以完成所述SRAM單元的制作。9.根據(jù)權(quán)利要求8所述的SOI雙端口SRAM單元的制作方法，其特征在于:所述步驟S3包括步驟: S3-1:形成跨越所述第一 P阱及所述N阱的第一柵極及跨越所述N阱及第二 P阱的第二柵極，并在所述第一 P阱預(yù)設(shè)位置形成第三柵極，在所述第二 P阱預(yù)設(shè)位置形成第四柵極;所述第一柵極為所述第一匪OS晶體管及所述第一PM0S晶體管所共用，且所述第一柵極分別在所述第一 NM0S晶體管及所述第一 PM0S晶體管位置處具有一彎折部;所述第二柵極為所述第二NM0S晶體管及所述第二PM0S晶體管所共用，且所述第二柵極分別在所述第二NM0S晶體管及所述第二 PM0S晶體管位置處具有一彎折部； S3-2:在所述第一、第二 P阱預(yù)設(shè)位置進(jìn)行N型輕摻雜，形成所述第一、第二、第三、第四、第五及第六NM0S晶體管的淺N型區(qū)；在所述N阱預(yù)設(shè)位置進(jìn)行P型輕摻雜，形成所述第一、第二 PM0S晶體管的淺P型區(qū)； S3-3:在所述第一、第二、第三、第四柵極周圍形成側(cè)墻隔離結(jié)構(gòu)； S3-4:在所述N阱預(yù)設(shè)位置進(jìn)行N型重?fù)诫s，形成所述第一、第二 PM0S晶體管的所述N型重?fù)诫s體接觸區(qū)；在所述第一、第二P阱預(yù)設(shè)位置進(jìn)行P型重?fù)诫s，形成所述第一、二NM0S晶體管的所述P型重?fù)诫s體接觸區(qū)。10.根據(jù)權(quán)利要求9所述的SOI雙端口SRAM單元的制作方法，其特征在于:采用離子注入法形成所述N型重?fù)诫s體接觸區(qū)及所述P型重?fù)诫s體接觸區(qū)。11.根據(jù)權(quán)利要求10所述的SOI雙端口SRAM單元的制作方法，其特征在于:所述離子注入的濃度范圍是lE15-9E15/cm2012.根據(jù)權(quán)利要求9所述的SOI雙端口SRAM單元的制作方法，其特征在于:于所述步驟S3-4中，還包括在所述第一、第二P阱預(yù)設(shè)位置進(jìn)行N型重?fù)诫s，形成所述第一、二、第三、第四、第五、第六NM0S晶體管的N型重?fù)诫s源漏區(qū)的步驟，以及在所述N阱預(yù)設(shè)位置進(jìn)行P型重?fù)诫s，形成所述第一、第二 PM0S晶體管的P型重?fù)诫s源漏區(qū)的步驟。13.根據(jù)權(quán)利要求12所述的SOI雙端口SRAM單元的制作方法，其特征在于:所述第一NM0S晶體管的漏極與所述第三NM0S晶體管的源極共用;所述第二 NM0S晶體管的漏極與所述第四NM0S晶體管的源極共用。14.根據(jù)權(quán)利要求8所述的SOI雙端口SRAM單元的制作方法，其特征在于:于所述步驟S3中，還包括在所述P型重?fù)诫s源區(qū)、N型重?fù)诫s體接觸區(qū)及所述N型重?fù)诫s源區(qū)、P型重?fù)诫s體接觸區(qū)上部形成金屬硅化物的步驟。15.根據(jù)權(quán)利要求14所述的SOI雙端口SRAM單元的制作方法，其特征在于:通過在所述P型重?fù)诫s源區(qū)、N型重?fù)诫s體接觸區(qū)及所述N型重?fù)诫s源區(qū)^型重?fù)诫s體接觸區(qū)上形成金屬層，并熱處理使所述金屬層與其下的Si材料反應(yīng)，生成所述金屬硅化物。16.根據(jù)權(quán)利要求15所述的SOI雙端口SRAM單元的制作方法，其特征在于:所述熱處理的溫度范圍是700-900°C，時間為50-70秒。17.根據(jù)權(quán)利要求8所述的SOI雙端口 SRAM單元的制作方法，其特征在于:所述第一匪OS晶體管與所述第一 PM0S晶體管互連形成第一反相器;所述第二 NM0S晶體管與所述第二 PM0S晶體管互連形成第二反相器;所述第三NM0S管的源極連接至所述第一反相器的輸出端及所述第二反相器的輸入端，柵極連接至存儲器的寫字線，漏極連接至存儲器的寫位線;所述第四NM0S晶體管的源極連接至所述第二反相器的輸出端及所述第一反相器的輸入端，柵極連接至存儲器的寫字線，漏極連接至存儲器的寫反位線；所述第五匪OS管的源極連接至所述第一反相器的輸出端及所述第二反相器的輸入端，柵極連接至存儲器的讀字線，漏極連接至存儲器的讀位線;所述第六NM0S晶體管的源極連接至所述第二反相器的輸出端及所述第一反相器的輸入端，柵極連接至存儲器的讀字線，漏極連接至存儲器的讀反位線。
【專利摘要】本發(fā)明提供一種SOI雙端口SRAM單元及其制作方法，所述單元包括：第一反相器，由第一PMOS晶體管及第一NMOS晶體管組成；第二反相器，由第二PMOS晶體管及第二NMOS晶體管組成；獲取管，由第三、第四、第五及第六NMOS晶體管組成。本發(fā)明的SRAM單元中，組成第一、第二反相器的四個晶體管均采用L型柵，且L型柵的彎折角外側(cè)區(qū)域設(shè)有重?fù)诫s體接觸區(qū)。本發(fā)明可以在犧牲較小單元面積的情況下有效抑制PD？SOI器件中的浮體效應(yīng)以及寄生三極管效應(yīng)引發(fā)的漏功耗以及晶體管閾值電壓漂移，提高單元的抗噪聲能力。本發(fā)明制造工藝不引入額外掩膜板、與現(xiàn)有邏輯工藝完全兼容，單元內(nèi)部采用中心對稱結(jié)構(gòu)，不僅有利于MOS管的尺寸和閾值電壓等匹配，還有利于形成陣列，方便全定制SRAM芯片。
【IPC分類】H01L21/8244, H01L27/11, G11C11/413
【公開號】CN105489608
【申請?zhí)枴緾N201610008065
【發(fā)明人】陳靜, 何偉偉, 伍青青, 羅杰馨, 王曦
【申請人】中國科學(xué)院上海微系統(tǒng)與信息技術(shù)研究所
【公開日】2016年4月13日
【申請日】2016年1月7日