移層2,在rT型漂移層2中耗盡層較大地擴展。因此，在ρ型基體區(qū)域4與ρ型底 層10之間溝槽7與rT型漂移層2相接的部分也被耗盡層包圍，不再能確保電流通路，導(dǎo)通電 阻變高。
[0052]因而，如本實施方式那樣，通過做成具備η型電流分散層3的構(gòu)造，能夠進一步實現(xiàn) 導(dǎo)通電阻的降低。
[0053]并且，由于對柵電極9施加20V作為柵電壓，所以在ρ型基體區(qū)域4中的與溝槽7相接 的表面形成反型層，在η型電流分散層3中的與溝槽7相接的表面形成電流蓄積層。因此，從 源電極12注入的電子在從η+型源區(qū)5穿過了形成在ρ型基體區(qū)域4中的反型層以及電流蓄積 層之后，到達η型電流分散層3。由此，在做成比較高的雜質(zhì)濃度的η型電流分散層3內(nèi)電流流 動的范圍被擴大的狀態(tài)下，能夠在源電極12與漏電極14之間流過電流。此時，從η +型源區(qū)5 到電流蓄積層的電阻為0.6mΩ · cm2。
[0054] 這里，電子穿過η型電流分散層3中的作為低電阻的耗盡層以外的路徑而到達ιΓ型 漂移層2。這里的電阻為0.4Ω · cm2。圖3所示那樣的沒有η型電流分散層3的構(gòu)造下，由耗盡 層將電流路徑的大部分堵塞，因此成為高電阻，為0.8 Ω · cm2。
[0055] 此外，到達了 ιΓ型漂移層2的電子穿過n+型層1，到達漏電極14。此時的漂移電阻為 0.80.〇112，11 +型層1的電阻值為0.250.(；1112。這些電阻對于圖2、圖3的構(gòu)造都是相同的。
[0056] 因而，在圖2所示的本實施方式的構(gòu)造的情況下，在將柵電壓設(shè)為20V，并將柵氧化 膜8的厚度設(shè)為75nm時，導(dǎo)通電阻能夠?qū)崿F(xiàn)2.05( = 0.6+0.4+0.8+0.25) Ω · cm2這樣的低導(dǎo) 通電阻。相對于此，在圖3的構(gòu)造下，導(dǎo)通電阻為2.45( =0.6+0.8+0.8+0.25)，與圖2所示的 本實施方式的構(gòu)造相比增大0.4Ω · cm2。這樣，根據(jù)本實施方式的M0SFET，除了高耐壓以外 還能實現(xiàn)低導(dǎo)通電阻化。
[0057]接著，對于圖1所示的溝槽柵型的MOSFET的制造方法，參照圖4(a)~圖6(b)進行說 明。
[0058]〔圖4(a)所示的工序〕
[0059] 首先，準備在n+型層1之上形成有IT型漂移層2的構(gòu)造。例如，作為n+型層1而準備n + 型SiC襯底，使ιΓ型漂移層2外延成長。
[0060] 〔圖4(b)所示的工序〕
[0061] 在ιΓ型漂移層2的表面形成η型電流分散層3的一部分。例如，對IT型漂移層2的表層 部將η型雜質(zhì)（例如氮)離子注入，或者將ιΓ型漂移層2的外延成長條件在中途變更而提高η 型雜質(zhì)濃度，由此形成η型電流分散層3。
[0062] 〔圖4(c)所示的工序〕
[0063]在η型電流分散層3的表面形成由LTO等構(gòu)成的掩模20后，經(jīng)光刻工序，在ρ型底層 10以及P型深層11的預(yù)定形成區(qū)域使掩模20開口。即，在掩模20中形成與P型底層10以及P型 深層11相同的條狀的布局的開口部。并且，在從掩模20上進行了 ρ型雜質(zhì)（例如硼、鋁）的離 子注入后，通過進行活化而形成P型底層10并且形成P型深層11的一部分。然后，將掩模20去 除。
[0064]〔圖5(a)所示的工序〕
[0065]再在形成有ρ型底層10以及ρ型深層11的一部分的η型電流分散層3的表面進一步 進行外延成長，形成η型電流分散層3的其余部分。
[0066]〔圖5(b)所示的工序〕
[0067]在η型電流分散層3的表面形成由LTO等構(gòu)成的掩模21后，經(jīng)光刻工序，在ρ型深層 11的預(yù)定形成區(qū)域使掩模21開口。即，使得在掩模21中形成與ρ型深層11相同的條狀的布局 的開口部。并且，在從掩模21上進行了 ρ型雜質(zhì)（例如硼、鋁）的離子注入后，通過進行活化而 形成P型深層11的其余部分。然后，將掩模21去除。
[0068]〔圖5(c)所示的工序〕
[0069] 在η型電流分散層3以及ρ型深層11的表面，使ρ型基體區(qū)域4外延成長。
[0070] 〔圖6(a)所示的工序〕
[0071] 雖未圖示，但在形成了 η+型源區(qū)5的預(yù)定形成區(qū)域開口的掩模后，從該掩模之上將 η型雜質(zhì)（例如氮)離子注入，然后，將掩模去除。此外，在形成了ρ+型接觸層6的預(yù)定形成區(qū) 域開口的掩模后，從該掩模之上將η型雜質(zhì)(例如硼、錯)離子注入，然后，將掩模去除。并且， 通過進行活化，形成η+型源區(qū)5以及P+型接觸層6。
[0072]〔圖6(b)所示的工序〕
[0073] 在ρ型基體區(qū)域4、η+型源區(qū)5以及P+型接觸層6之上，將未圖示的蝕刻掩模成膜之 后，在溝槽7的預(yù)定形成區(qū)域使蝕刻掩模開口。并且，在進行了利用蝕刻掩模的各向異性蝕 刻之后，根據(jù)需要進行各向同性蝕刻、犧牲氧化工序，從而形成溝槽7。然后，將蝕刻掩模去 除。
[0074] 接著，通過進行柵氧化膜形成工序而形成柵氧化膜8。具體而言，通過利用潮濕氣 氛的熱解(pyrogenic)法進行柵氧化(熱氧化)從而形成柵氧化膜8。接下來，在柵氧化膜8的 表面將摻加有η型雜質(zhì)的多晶硅層成膜之后，通過進行回蝕工序等，在溝槽7內(nèi)留下柵氧化 膜8以及柵電極9。
[0075] 關(guān)于以后的工序，與以往相同而不進行圖示，但在將層間絕緣膜12成膜之后，將層 間絕緣膜12形成圖案而形成與η+型源區(qū)5及ρ+型接觸層6相連的接觸孔，并且在其他剖面中 形成與柵電極9相連的接觸孔。接下來，以埋入接觸孔內(nèi)的方式將電極材料成膜之后，通過 將其形成圖案而形成源電極12及柵布線。此外，在η +型層1的背面?zhèn)刃纬陕╇姌O14。由此，圖 1所示的MOSFET完成。
[0076] 如以上說明的那樣，在本實施方式中，以將溝槽7的底部覆蓋的方式形成ρ型底層 10,并且在P型基體區(qū)域4與ιΓ型漂移層2之間形成η型電流分散層3。因此，能夠緩和溝槽7的 底部中的柵氧化膜8內(nèi)的電場集中，能夠防止柵氧化膜8被擊穿，并且能夠?qū)崿F(xiàn)導(dǎo)通電阻的 降低。
[0077] 這里，由ρ型底層10將溝槽7的包括角部在內(nèi)的底部覆蓋，并進行了用來明確由此 帶來的效果的實驗。即，在如本實施方式那樣由P型底層10將溝槽7的底部的角部覆蓋的情 況、和不將角部覆蓋而僅在溝槽7的底面的下方配置ρ型底層10的情況下，使η型電流分散層 3的深度變化而進行了比較實驗。具體而言，使相對于ρ型基體區(qū)域4的下表面的、η型電流分 散層3的深度變化，對施加于柵氧化膜8的電場強度及導(dǎo)通電阻的變化進行了研究。
[0078] 結(jié)果，如圖7所示，對于施加于柵氧化膜8的電場強度(柵電場），確認到:對η型電流 分散層3的深度具有依存性，相對于ρ型基體區(qū)域4的下表面的、η型電流分散層3的深度越深 則電場強度越大。并且，對η型電流分散層3的深度為0.5μπι的情況進行了比較，在沒有由ρ型 底層10將溝槽7的底部的角部覆蓋的情況下電場強度為5MV/cm，相對于此，將角部覆蓋的情 況下電場強度為lMV/cm。因此，對施加于柵氧化膜8的電場強度進行了研究，由ρ型底層10將 溝槽7的底部的角部覆蓋的情況下，與沒有覆蓋的情況相比，電場強度降低。
[0079] 此外，考慮到柵氧化膜8的絕緣擊穿，作為目標的電場強度例如為5MV/cm。并且，能 夠?qū)崿F(xiàn)其的η型電流分散層3的深度在由ρ型底層10將溝槽7的角部覆蓋的情況下為1. Ιμπι， 在沒有覆蓋的情況下為〇.5μηι。因而，通過將溝槽7的角部用ρ型底層10覆蓋，可以說即使將η 型電流分散層3形成到更深的位置也能夠防止柵氧化膜8的擊穿。
[0080] 另一方面，如圖8所示，在不由ρ型底層10將溝槽7的底部的角部覆蓋的情況下，當η 型電流分散層3的深度為0.5μπι時的導(dǎo)通電阻為2.4πιΩ · cm2。相對于此，在將角部覆蓋的情 況下，當η型電流分散層3的深度為Ι.?μηι時的導(dǎo)通電阻為1.8mΩ · cm2。
[0081] 這里，在由ρ型底層10將溝槽7的底部的角部覆蓋的情況下，與沒有覆蓋的情況相 比，如果η型電流分散層3的深度相同，則沒有覆蓋的情況下導(dǎo)通電阻較小。但是，由p型底層 10將溝槽7的底部的角部覆蓋的情況下，與沒有覆蓋的情況相比，能夠使η型電流分散層3的 深度加深到更深，該情況下，與沒有覆蓋的情況相比，覆蓋的情況下能夠使導(dǎo)通電阻較小。
[0082] 由此，由ρ型底層10將溝槽7的底部的角部覆蓋對于柵氧化膜8內(nèi)的電場緩和有較 大的效果