Pip電容和嵌入式快閃存儲器的制造方法
【技術領域】
[0001]本實用新型涉及半導體技術領域，特別涉及一種PIP電容和嵌入式快閃存儲器。
【背景技術】
[0002]在目前的半導體行業(yè)中，有多種電容器可供選擇，包括MOS (金屬-氧化物-半導體)電容，PIP (多晶硅-絕緣體-多晶硅)電容，MM(金屬-絕緣體-金屬)電容，MOM(金屬-氧化物-金屬)電容等。其中，PIP電容具有由多晶硅形成的電極(下電極和上電極)。對于存儲器而言，其邏輯電路的控制柵與PIP電容的電極的材料相同，因此PIP電容的電極可以與邏輯電路的控制柵一起形成，無需單獨的形成工藝。
[0003]在現(xiàn)有的嵌入式快閃存儲器的制造工藝中，PIP電容被廣泛用于防止噪音和模擬器件的頻率調(diào)制。請參考圖1，其為現(xiàn)有技術的PIP電容的結構示意圖。如圖1所示，現(xiàn)有的PIP電容10包括:形成于襯底(圖中未示出)上的下電極多晶硅層101 ;形成于所述下電極多晶硅層101上的絕緣介質(zhì)層103 ;形成于所述絕緣介質(zhì)層103上的上電極多晶硅層105 ;以及形成于所述下電極多晶硅層101上的接觸孔107，所述接觸孔107貫穿所述絕緣介質(zhì)層103和上電極多晶娃層105并暴露出所述下電極多晶娃層101。
[0004]然而，在實際使用過程中發(fā)現(xiàn)所述PIP電容10的擊穿電壓不穩(wěn)定，嚴重影響嵌入式快閃存儲器的可靠性及良率。
【實用新型內(nèi)容】
[0005]本實用新型的目的在于提供一種PIP電容和嵌入式快閃存儲器，以解決現(xiàn)有技術中PIP電容的擊穿電壓不穩(wěn)定，影響嵌入式快閃存儲器的可靠性及良率的問題。
[0006]為解決上述問題，本實用新型提供一種PIP電容，所述PIP電容包括:形成于襯底上的第一多晶硅層；形成于所述第一多晶硅層上的第一絕緣介質(zhì)層；形成于所述第一絕緣介質(zhì)層上的第二多晶硅層；其中，所述第二多晶硅層的側面包圍所述第一多晶硅層的側面。
[0007]可選的，在所述的PIP電容中，所述第一絕緣介質(zhì)層完全覆蓋所述第一多晶硅層并延伸至所述襯底上。
[0008]可選的，在所述的PIP電容中，所述第二多晶硅層完全覆蓋所述第一絕緣介質(zhì)層。
[0009]可選的，在所述的PIP電容中，所述第一絕緣介質(zhì)層包括第一氧化硅層、氮化硅層和第二氧化硅層，所述氮化硅層位于所述第一氧化硅層和第二氧化硅層之間。
[0010]可選的，在所述的PIP電容中，所述第二多晶硅層的側面與所述第一絕緣介質(zhì)層的側面的間距在I微米以上。
[0011]可選的，在所述的PIP電容中，還包括:形成于所述第一多晶硅層上的第一接觸孔，所述第一接觸孔貫穿所述第一絕緣介質(zhì)層和第二多晶硅層并暴露出所述第一多晶硅層O
[0012]可選的，在所述的PIP電容中，還包括:形成于所述第二多晶硅層上的第二絕緣介質(zhì)層和第二接觸孔，所述第二接觸孔貫穿所述第二絕緣介質(zhì)層并暴露出所述第二多晶硅層O
[0013]可選的，在所述的PIP電容中，所述第一多晶硅層是所述PIP電容的下電極，所述第二多晶硅層是所述PIP電容的上電極
[0014]相應的，本實用新型還提供了一種嵌入式快閃存儲器，所述嵌入式快閃存儲器包括如上所述的PIP電容。
[0015]可選的，在所述的嵌入式快閃存儲器中，所述嵌入式快閃存儲器為嵌入式P型快閃存儲器。
[0016]發(fā)明人發(fā)現(xiàn)，造成現(xiàn)有的PIP電容出現(xiàn)擊穿電壓不穩(wěn)定的原因在于，PIP電容在制造過程中側面受到腐蝕，從而影響擊穿電壓的穩(wěn)定性，進而導致嵌入式快閃存儲器的可靠性及良率下降。在本實用新型提供的PIP電容和嵌入式快閃存儲器中，利用多晶硅材料形成PIP電容的側墻，所述側墻能夠避免所述PIP電容在后續(xù)制造過程中受到腐蝕，從而保證擊穿電壓的穩(wěn)定性，進而提高嵌入式快閃存儲器的可靠性及良率。
【附圖說明】
[0017]圖1是現(xiàn)有技術的PIP電容的結構示意圖；
[0018]圖2是現(xiàn)有技術的PIP電容在控制柵刻蝕時的結構示意圖；
[0019]圖3是本實用新型實施例的PIP電容的結構示意圖；
[0020]圖4是本實用新型實施例的PIP電容在控制柵刻蝕時的結構示意圖。
【具體實施方式】
[0021]以下結合附圖和具體實施例對本實用新型提出的PIP電容和嵌入式快閃存儲器作進一步詳細說明。根據(jù)下面說明和權利要求書，本實用新型的優(yōu)點和特征將更清楚。需說明的是，附圖均采用非常簡化的形式且均使用非精準的比例，僅用以方便、明晰地輔助說明本實用新型實施例的目的。
[0022]現(xiàn)有的PIP電容的擊穿電壓不穩(wěn)定，造成嵌入式快閃存儲器的可靠性及良率較低。發(fā)明人對此進行了深入的研宄，發(fā)現(xiàn)造成現(xiàn)有的PIP電容的擊穿電壓不穩(wěn)定的原因在于，在嵌入式快閃存儲器中形成PIP電容的過程中PIP電容的側面會受到刻蝕液的腐蝕并產(chǎn)生不同程度的缺陷，從而影響PIP電容的擊穿電壓的穩(wěn)定性。
[0023]請結合參考圖1和圖2，所述PIP電容10在形成接觸孔107之前需要經(jīng)過控制柵刻蝕工藝，控制柵刻蝕工藝是指利用刻蝕液對多晶硅進行刻蝕以形成邏輯電路的控制柵(圖中未示出)，由于所述PIP電容10中下電極多晶硅層101、絕緣介質(zhì)層103與上電極多晶硅層105的側面是齊平的，在控制柵刻蝕過程中上電極多晶硅層105與絕緣介質(zhì)層103、絕緣介質(zhì)層103與下電極多晶硅層101接觸的位置(圖中虛線圓圈所示部分)會受到刻蝕液的腐蝕，造成缺陷，導致所述PIP電容10的擊穿電壓不穩(wěn)定。
[0024]綜上，造成現(xiàn)有的PIP電容的擊穿電壓不穩(wěn)定的原因在于，PIP電容的側面在制造過程中會受到刻蝕液的腐蝕，從而導致PIP電容的擊穿電壓不穩(wěn)定。為了解決上述問題，本申請?zhí)岢隽巳缦录夹g方案:
[0025]請參考圖3，其為本實用新型實施例的PIP電容的結構示意圖。如圖3所示，所述PIP電容20包括:形成于襯底(圖中未示出)上的第一多晶硅層201 ;形成于所述第一多晶硅層201上的第一絕緣介質(zhì)層203 ;形成于所述第一絕緣介質(zhì)層203上的第二多晶硅層205 ;其中，所述第二多晶硅層205的側面包圍所述第一多晶硅層201的側面。
[0026]