本發(fā)明涉及數(shù)字處理技術(shù)領域，特別涉及一種正弦插值方法、裝置和高速數(shù)據(jù)采集設備。

背景技術(shù)：

數(shù)據(jù)插值技術(shù)廣泛應用于圖像處理、雷達成像、數(shù)字化測試儀器以及數(shù)據(jù)采集與處理系統(tǒng)等高速數(shù)據(jù)處理領域。隨著數(shù)字信號處理技術(shù)的快速發(fā)展，數(shù)據(jù)處理速率也越來越高，傳統(tǒng)的插值方法已不能滿足現(xiàn)代數(shù)字信號處理中高速性、實時性的要求，如何實現(xiàn)高速數(shù)據(jù)流的高速實時插值已成為制約高速數(shù)字信號處理發(fā)展的重要因素。

技術(shù)實現(xiàn)要素：

鑒于上述問題，本發(fā)明提供了一種正弦插值方法、裝置和高速數(shù)據(jù)采集設備，以解決現(xiàn)有技術(shù)對高速數(shù)據(jù)流的插值速度差、實時性不好的問題。

為達到上述目的，本發(fā)明的技術(shù)方案是這樣實現(xiàn)的：

一方面，本發(fā)明提供了一種正弦插值方法，建立低通濾波器對應的多相濾波結(jié)構(gòu)，并在所述多相濾波結(jié)構(gòu)的每個分支上設置有鎖存器，形成M級流水線結(jié)構(gòu)；對所述M級流水線結(jié)構(gòu)進行復制，形成N級并行的M級流水線結(jié)構(gòu)；所述方法還包括：

利用補零插值器對原始信號進行補零的插值處理，得到補零正弦插值信號；

利用形成的成N級并行的M級流水線結(jié)構(gòu)對補零正弦插值信號進行濾波處理，得到所述原始信號對應的正弦插值信號。

優(yōu)選地，所述建立低通濾波器對應的多相濾波結(jié)構(gòu)包括：

獲得低通濾波器的沖擊響應h(n)，對獲得的沖擊響應h(n)進行Z變換，得到所述低通濾波器的系統(tǒng)函數(shù)

按照相位均勻劃分的方式對得到的系統(tǒng)函數(shù)H(z)進行相位分解，得到所述低通濾波器的多相濾波結(jié)構(gòu)

優(yōu)選地，所述N級并行的M級流水線結(jié)構(gòu)的傳播延時為：

其中，C_charge為實現(xiàn)所述N級并行的M級流水線結(jié)構(gòu)的FPGA在單個時鐘周期里充放電的電容，V₀為電源電壓，V_t為閾值電壓，k為工藝參數(shù)的函數(shù)，β為大于0小于1的常數(shù)。

優(yōu)選地，所述M級流水線結(jié)構(gòu)為三級流水線結(jié)構(gòu)，所述N級并行的M級流水線結(jié)構(gòu)為三級并行的三級流水線結(jié)構(gòu)。

另一方面，本發(fā)明提供了一種正弦插值裝置，其特征在于，所述裝置包括：

預處理單元，用于建立低通濾波器對應的多相濾波結(jié)構(gòu)，并在所述多相濾波結(jié)構(gòu)的每個分支上設置有鎖存器，形成M級流水線結(jié)構(gòu)；以及用于對所述M級流水線結(jié)構(gòu)進行復制，形成N級并行的M級流水線結(jié)構(gòu)；

補零插值單元，用于利用補零插值器對原始信號進行補零的插值處理，得到補零正弦插值信號；

優(yōu)化處理單元，用于利用形成的成N級并行的M級流水線結(jié)構(gòu)對補零正弦插值信號進行濾波處理，得到所述原始信號對應的正弦插值信號。

優(yōu)選地，所述預處理單元包括：

Z變換模塊，用于獲得低通濾波器的沖擊響應h(n)，對獲得的沖擊響應h(n)進行Z變換，得到所述低通濾波器的系統(tǒng)函數(shù)

相位分解模塊，用于按照相位均勻劃分的方式對得到的系統(tǒng)函數(shù)H(z)進行相位分解，得到所述低通濾波器的多相濾波結(jié)構(gòu)

優(yōu)選地，所述N級并行的M級流水線結(jié)構(gòu)的傳播延時為：

其中，C_charge為實現(xiàn)所述N級并行的M級流水線結(jié)構(gòu)的FPGA在單個時鐘周期里充放電的電容，V₀為電源電壓，V_t為閾值電壓，k為工藝參數(shù)的函數(shù)，β為大于0小于1的常數(shù)。

優(yōu)選地，所述M級流水線結(jié)構(gòu)為三級流水線結(jié)構(gòu)，所述N級并行的M級流水線結(jié)構(gòu)為三級并行的三級流水線結(jié)構(gòu)。

又一方面，本發(fā)明提供了一種高速數(shù)據(jù)采集設備，所述高速數(shù)據(jù)采集設備包括：數(shù)字處理器和顯示單元，所述數(shù)字處理器包括模數(shù)轉(zhuǎn)換芯片和上述技術(shù)方案提供的正弦插值裝置。

優(yōu)選地，所述高速數(shù)據(jù)采集設備為數(shù)字示波器。

本發(fā)明實施例的有益效果是：本發(fā)明通過預先建立插值所需的低通濾波器對應的多相濾波結(jié)構(gòu)，結(jié)合流水線技術(shù)和并行處理技術(shù)得打N級并行的M級流水線結(jié)構(gòu)，使得在原始信號進行補零插值處理后，利用N級并行的M級流水線結(jié)構(gòu)對補零正弦插值信號進行濾波處理，提高數(shù)據(jù)插值處理速度，降低電路功耗，改善波形采樣率。

附圖說明

圖1為實施例一提供的正弦插值方法得流程圖；

圖2為實施例一提供的低通濾波器的多相濾波結(jié)構(gòu)示意圖；

圖3為圖2中多相濾波結(jié)構(gòu)的三級流水線結(jié)構(gòu)示意圖；

圖4為圖3中三級流水線結(jié)構(gòu)對應的三級并行的三級流水線結(jié)構(gòu)示意圖；

圖5為圖4中三級并行的三級流水線結(jié)構(gòu)的FPGA實現(xiàn)示意圖；

圖6為實施例二提供的正弦插值裝置示意圖；

圖7為實施例三提供的高速數(shù)據(jù)采集設備示意圖。

具體實施方式

為使本發(fā)明的目的、技術(shù)方案和優(yōu)點更加清楚，下面將結(jié)合附圖對本發(fā)明實施方式作進一步地詳細描述。

首先，對本發(fā)明涉及的技術(shù)手段進行介紹：

常用的數(shù)據(jù)插值方法主要有兩類：一類是基于插值曲線的插值算法，如線性插值、多項式插值、樣條曲線插值和高斯插值等；另一類是正弦插值。

其中，線性插值具有算法簡單、易于硬件實現(xiàn)等特點被廣泛應用于信號插值領域，但由于其插值原理的局限，只能用于采樣率相對較高的場合，對于較低采樣率下信號的插值恢復，線性插值技術(shù)難以實現(xiàn)；基于拉格朗日多項式插值算法和拋物線插值算法在較低采樣率下仍具有良好的原始信號恢復特性，常用于波形的恢復和數(shù)據(jù)信號的重建，但相對于線性插值與正弦插值，其運算復雜度較高、硬件實現(xiàn)較復雜，因此常用于低速率數(shù)據(jù)流的插值；FIR正弦插值算法具有低采樣率下良好的數(shù)據(jù)恢復特性、嚴格的線性相位、良好的穩(wěn)定性和易于實現(xiàn)等特點而得到廣泛應用；FIR正弦插值多項結(jié)構(gòu)是FIR正弦插值算法的一種改進，多項結(jié)構(gòu)的應用降低了FIR正弦插值算法的復雜度，節(jié)約了硬件資源，提升了數(shù)據(jù)處理速度。

流水線技術(shù)是一種在單個時鐘周期可以有多條指令重疊執(zhí)行的處理技術(shù)，流水線變換可以大幅縮短插值關鍵路徑，從而可以提高時鐘速度和運算速度，或者可以在同樣速度下降低功耗。

并行處理涉及體系結(jié)構(gòu)、算法映射、程序設計等技術(shù)，在數(shù)字信號處理中，一直是個研究熱點。在并行處理中，多個輸入在一個時鐘周期內(nèi)并行地計算。這樣，有效處理速度提高到與并行級數(shù)相當?shù)谋稊?shù)。并行處理和流水線一樣，也能用來降低功耗。

實施例一：

圖1為本實施例提供的正弦插值方法的流程圖，如圖1所示，該方法包括：

S110，建立低通濾波器對應的多相濾波結(jié)構(gòu)，并在多相濾波結(jié)構(gòu)的每個分支上設置有鎖存器，形成M級流水線結(jié)構(gòu)；對M級流水線結(jié)構(gòu)進行復制，形成N級并行的M級流水線結(jié)構(gòu)。

由于低通濾波器的多相濾波結(jié)構(gòu)能夠有效地節(jié)省硬件資源，提升數(shù)據(jù)處理速度，且流水線技術(shù)通過縮短數(shù)據(jù)處理的關鍵路徑能夠提高數(shù)據(jù)處理速度，并行處理技術(shù)在一個時鐘周期內(nèi)并行地對數(shù)據(jù)進行處理也能夠提高數(shù)據(jù)處理速度，流水線技術(shù)和并行處理技術(shù)可應用在多相濾波結(jié)構(gòu)上，因此本實施例建立低通濾波器對應的多相濾波結(jié)構(gòu)。

本實施例中的N級并行的M級流水線結(jié)構(gòu)的傳播延時為：

其中，C_charge為實現(xiàn)N級并行的M級流水線結(jié)構(gòu)的FPGA在單個時鐘周期里充放電的電容，V₀為電源電壓，V_t為閾值電壓，k為工藝參數(shù)的函數(shù)，β為大于0小于1的常數(shù)。

在本實施例一個實現(xiàn)方案中，通過下述方法建立低通濾波器對應的多相濾波結(jié)構(gòu)：

獲得低通濾波器的沖擊響應h(n)，對獲得的沖擊響應h(n)進行Z變換，得到所述低通濾波器的系統(tǒng)函數(shù)

按照相位均勻劃分的方式對得到的系統(tǒng)函數(shù)H(z)進行相位分解，得到所述低通濾波器的多相濾波結(jié)構(gòu)

其中，多相濾波結(jié)構(gòu)還可以表示為

S120，利用補零插值器對原始信號進行補零的插值處理，得到補零正弦插值信號。

由于本步驟中得到的補零正弦插值信號中補入的零點在進行低通濾波時，與低通濾波器的沖擊響應的乘法運算無意義，會嚴重降低差值速度，因此可以利用步驟S110中的N級并行的M級流水線結(jié)構(gòu)對補零正弦插值信號進行濾波處理。

假設采樣率為fs的原始信號x(n)，則經(jīng)過R倍零插值器插入R-1個零值，即可得到補零正弦插值信號x_e(n)：

補零正弦插值信號的采樣率為Rfs。

S130，利用形成的成N級并行的M級流水線結(jié)構(gòu)對補零正弦插值信號進行濾波處理，得到原始信號對應的正弦插值信號。

本實施例通過預先建立插值所需的低通濾波器對應的多相濾波結(jié)構(gòu)，結(jié)合流水線技術(shù)和并行處理技術(shù)得打N級并行的M級流水線結(jié)構(gòu)，使得在原始信號進行補零插值處理后，利用N級并行的M級流水線結(jié)構(gòu)對補零正弦插值信號進行濾波處理，提高數(shù)據(jù)插值處理速度，降低電路功耗，改善波形采樣率。

為了更加詳細本發(fā)明的有益效果，通過本實施例的下述具體實現(xiàn)方案進行說明：

首先，在預處理階段，對低通濾波器的沖擊響應h(n)進行Z變換，得到低通濾波器的系統(tǒng)函數(shù)：

按照相位均勻劃分的方式對得到的系統(tǒng)函數(shù)H(z)進行相位分解，得到低通濾波器的多相濾波結(jié)構(gòu)為：

示例性地，上述L＝4，即低通濾波器的多相濾波結(jié)構(gòu)包括4個分支，則包括4個分支的多相濾波結(jié)構(gòu)如圖2所示。

其次，基于流水線技術(shù)對上述多相濾波結(jié)構(gòu)進行處理。

對上述多相濾波結(jié)構(gòu)，其FPGA實現(xiàn)的傳播延時Tseq與其關鍵路徑上各種MOS管柵極和雜散電容的充放電荷密切相關，傳播延時和功耗的計算公式為

式子(3)中，T_seq為傳播延時，P_seq為功耗，C_charge表示在單個時鐘周期里充放電的電容，V₀是電源電壓，V_t是閾值電壓，k是工藝參數(shù)的函數(shù)。

而對于M級流水線結(jié)構(gòu)通路，其關鍵路徑近似縮短為原始路徑長度的1/M，一個時鐘周期內(nèi)充放電電容減少為C_charge/M，即總電容并沒有變化。如果時鐘頻率f保持不變，在原來對電容Ccharge充放電的同樣時間內(nèi)，現(xiàn)在只需要對C_charge/M進行充放電。這意味著，電源電壓可以降低到βV₀，β是一個小于1的常數(shù)。這樣，M級流水線結(jié)構(gòu)通路的傳播延時和功耗的計算公式為

因此，流水線系統(tǒng)的功耗降低為原來的β²倍(0<β<1)。在相同頻率下，可得傳播延時T_seq＝T_pip，其中，β可通過式子(3)和(4)求得。

圖3為三級流水線結(jié)構(gòu)示意圖，通過加入三級流水線，多相濾波結(jié)構(gòu)的每個濾波分支的路徑近似變?yōu)樵嘞酁V波結(jié)構(gòu)的1/3，在相同頻率下，其數(shù)據(jù)處理速度近似提高為原速率的3倍，功耗降低為原功耗的β²倍。

最后，基于并行處理技術(shù)對上述三級流水線結(jié)構(gòu)進行復制，得到三級并行的三級流水線結(jié)構(gòu)；并行處理技術(shù)是將單輸入單輸出結(jié)構(gòu)(Simple Input Simple Output，SISO)變換為N級多輸入多輸出結(jié)構(gòu)(Multiple-Input Multiple-Output，MIMO)，該結(jié)構(gòu)可將數(shù)據(jù)處理速度提高為原來的N倍。

流水線技術(shù)和并行技術(shù)均可以用來提高數(shù)據(jù)處理速度和降低功耗。同時使用這兩種技術(shù)，運行速率的提高效果是流水線和并行技術(shù)單獨使用效率的乘積；功耗降低的原理是一樣的，即流水線降低一個時鐘周期內(nèi)充放電電容，而并行處理則增加對原電容的充電放電時鐘周期，從而達到降低電源電壓的目的。

基于流水線和并行技術(shù)的三級并行的三級流水線結(jié)構(gòu)的傳播延時為

圖4為三級并行的三級流水線結(jié)構(gòu)示意圖，將多相濾波結(jié)構(gòu)轉(zhuǎn)換為三級多輸入多輸出結(jié)構(gòu)。

假設本具體實現(xiàn)方案中，V_e＝5V，V_t＝0.6V，其數(shù)據(jù)處理速度近似提高為原速率的9倍，那么根據(jù)式(4)可計算出β約等于0.27，這表示功耗降低為原來的7.5％，從而大幅提高了數(shù)據(jù)插值濾波器的插值速率，降低了功耗。

需要說明是，在將上述三級并行的三級流水線結(jié)構(gòu)是FPGA可實現(xiàn)的，如采用Xilinx FPGA的Virtex5開發(fā)平臺，運用Xilinx、Matlab聯(lián)合開發(fā)工具System Generator設計實現(xiàn)三級并行的三級流水線結(jié)構(gòu)，其實現(xiàn)如圖5所示。

運用System Generator將圖5獲得的三級并行的三級流水線結(jié)構(gòu)編譯生成VHDL代碼，通過Xilinx FPGA集成開發(fā)環(huán)境Xilinx ISE Design Suite 12.1進行代碼編譯、仿真和測試驗證，表1對原始的多相濾波結(jié)構(gòu)與三級并行的三級流水線結(jié)構(gòu)在硬件資源、關鍵路徑和功耗進行對比分析：

表1

由表1可知，加入了三級流水線并行技術(shù)，雖然使用了較多的硬件資源，但卻大幅縮短了系統(tǒng)關鍵路徑，使得數(shù)據(jù)插值系統(tǒng)時鐘可提高為原時鐘的(5TM+2TA)/(TM+2TA)倍，大幅提高了系統(tǒng)插值的速率，同時降低了系統(tǒng)功耗；其中T_M為乘法器延時，T_A為加法器延時。

本實施例的插值方法可應用于高速數(shù)據(jù)采集設備，如數(shù)字示波器，眼圖測試儀等需要高速數(shù)據(jù)采集及處理的設備。

實施例二：

基于與實施例一相同的技術(shù)構(gòu)思，本實施例提供了一種正弦插值裝置。

圖6為本實施例提供的正弦插值裝置示意圖，如圖6所示，該裝置包括：

預處理單元61，用于建立低通濾波器對應的多相濾波結(jié)構(gòu)，并在所述多相濾波結(jié)構(gòu)的每個分支上設置有鎖存器，形成M級流水線結(jié)構(gòu)；以及用于對所述M級流水線結(jié)構(gòu)進行復制，形成N級并行的M級流水線結(jié)構(gòu)，優(yōu)選地M級流水線結(jié)構(gòu)為三級流水線結(jié)構(gòu)，N級并行的M級流水線結(jié)構(gòu)為三級并行的三級流水線結(jié)構(gòu)。

其中，本實施例中N級并行的M級流水線結(jié)構(gòu)的傳播延時為：為實現(xiàn)所述N級并行的M級流水線結(jié)構(gòu)的FPGA在單個時鐘周期里充放電的電容，V₀為電源電壓，V_t為閾值電壓，k為工藝參數(shù)的函數(shù)，β為大于0小于1的常數(shù)。

在本實施例的一個實現(xiàn)方案中，預處理單元61包括：

Z變換模塊，用于獲得低通濾波器的沖擊響應h(n)，對獲得的沖擊響應h(n)進行Z變換，得到所述低通濾波器的系統(tǒng)函數(shù)

相位分解模塊，用于按照相位均勻劃分的方式對得到的系統(tǒng)函數(shù)H(z)進行相位分解，得到所述低通濾波器的多相濾波結(jié)構(gòu)

補零插值單元62，用于利用補零插值器對原始信號進行補零的插值處理，得到補零正弦插值信號。

優(yōu)化處理單元63，用于利用形成的成N級并行的M級流水線結(jié)構(gòu)對補零正弦插值信號進行濾波處理，得到所述原始信號對應的正弦插值信號。

本實施例通過預處理單元建立插值所需的低通濾波器對應的多相濾波結(jié)構(gòu)，結(jié)合流水線技術(shù)和并行處理技術(shù)得打N級并行的M級流水線結(jié)構(gòu)，利用補零插值單元對原始信號進行補零插值處理后，在利用優(yōu)化處理單元的N級并行的M級流水線結(jié)構(gòu)對補零正弦插值信號進行濾波處理，提高數(shù)據(jù)插值處理速度，降低電路功耗，改善波形采樣率。

本發(fā)明裝置實施例的各單元的具體工作方式可以參見本發(fā)明的方法實施例，在此不再贅述。

實施例三：

基于與實施例二相同的技術(shù)構(gòu)思，本實施例提供了一種高速數(shù)據(jù)采集設備。

圖7為本實施例提供的高速數(shù)據(jù)采集設備示意圖，如圖7所示，該高速數(shù)據(jù)采集設備包括：數(shù)字處理器71和顯示單元72，數(shù)字處理器71包括模數(shù)轉(zhuǎn)換芯片711和正弦插值裝置712，其中正弦插值裝置712的結(jié)構(gòu)和功能與實施例二中的正弦插值裝置相同，在此不再贅述。

本實施例優(yōu)選地，上述高速數(shù)據(jù)采集設備為數(shù)字示波器。

參考圖7所示，數(shù)字示波器的工作原理為：原始的模擬信號經(jīng)示波器探頭進入模數(shù)轉(zhuǎn)換芯片711，完成模數(shù)轉(zhuǎn)換，模數(shù)轉(zhuǎn)換芯片711將采集到的模擬信號轉(zhuǎn)換成高速、超高速數(shù)字信號，高速的數(shù)字信號進入正弦插值裝置712進行插值濾波，插值濾波之后的數(shù)據(jù)進入顯示單元72重建信號，顯示原始波形。

綜上所述，本發(fā)明提供了一種正弦插值方法、裝置和高速數(shù)據(jù)采集設備，本發(fā)明通過預先建立插值所需的低通濾波器對應的多相濾波結(jié)構(gòu)，結(jié)合流水線技術(shù)和并行處理技術(shù)得打N級并行的M級流水線結(jié)構(gòu)，使得在原始信號進行補零插值處理后，利用N級并行的M級流水線結(jié)構(gòu)對補零正弦插值信號進行濾波處理，提高數(shù)據(jù)插值處理速度，降低電路功耗，改善波形采樣率。

以上所述僅為本發(fā)明的較佳實施例而已，并非用于限定本發(fā)明的保護范圍。凡在本發(fā)明的精神和原則之內(nèi)所作的任何修改、等同替換、改進等，均包含在本發(fā)明的保護范圍內(nèi)。