技術特征：

1.一種時鐘產生模塊，其特征在于，包括：依次連接的偏置電路(10)、環(huán)形振蕩器(20)和使能控制電路(30)；所述偏置電路(10)包括：節(jié)能控制子電路(101)和偏置電流產生子電路(102)；所述使能控制電路(30)包括：節(jié)能控制信號產生子電路(301)、占空比調節(jié)子電路(302)和時鐘信號整形子電路(303)；

所述偏置電流產生子電路(102)用于在使能信號(EN_CLK)的控制下基于偏置電壓(Vbiasn)產生偏置電流(Ibiasn)；

所述環(huán)形振蕩器(20)用于基于所述偏置電流(Ibiasn)產生頻率可調的第一正弦信號(S1)；

所述占空比調節(jié)子電路(302)用于在使能信號(EN_CLK)的控制下調節(jié)所述第一正弦信號(S1)的占空比，以獲得第二正弦信號(S2)；

所述時鐘信號整形子電路(303)用于對所述第二正弦信號(S2)進行整形，以獲得時鐘信號(CLK_OUT)；

所述節(jié)能控制信號產生子電路(301)用于基于所述使能信號(EN_CLK)產生節(jié)能控制信號(UN_CLK)；

所述節(jié)能控制子電路(101)用于基于所述節(jié)能控制信號(UN_CLK)對所述偏置電路(10)進行節(jié)能控制管理。

2.如權利要求1所述的時鐘產生模塊，其特征在于，所述節(jié)能控制子電路(101)包括：第一PMOS管(MP1)、第二PMOS管(MP2)、第三PMOS管(MP3)、第四PMOS管(MP4)和第五PMOS管(MP5)；

所述第一PMOS管(MP1)的柵極與所述節(jié)能控制信號產生子電路(301)的節(jié)能控制信號輸出端(P_{UN_CLK})連接，用于輸入節(jié)能控制信號(UN_CLK)；所述第一PMOS管(MP1)的源極與電源電壓端(P_VDD)相連，用于輸入電源電壓(VDD)；所述第一PMOS管(MP1)的漏極與所述第四PMOS管(MP4)的柵極、漏極相連；

所述第二PMOS管(MP2)的柵極與所述第三PMOS管(MP3)的柵極相連并接地；所述第二PMOS管(MP2)的源極和所述第三PMOS管(MP3)的源極均與電源電壓端(P_VDD)相連，用于輸入電源電壓(VDD)；所述第二PMOS管(MP2)的漏極和所述第三PMOS管(MP3)的漏極分別與所述第四PMOS管(MP4)的源極和所述第五PMOS管(MP5)的源極相連；

所述第四PMOS管(MP4)的柵極與所述第五PMOS管(MP5)的柵極相連；所述第四PMOS管(MP4)的漏極與所述第五PMOS管(MP5)的漏極均與所述偏置電流產生子電路(102)相連。

3.如權利要求1所述的時鐘產生模塊，其特征在于，所述偏置電流產生子電路(102)包括：第一NMOS管(MN1)、第二NMOS管(MN2)、第三NMOS管(MN3)和第四NMOS管(MN4)；

所述第一NMOS管(MN1)的柵極、漏極均與所述第二NMOS管(MN2)的柵極相連，并與偏置電壓端(P_V)相連，用于輸入偏置電壓(Vbiasn)；所述第二NMOS管(MN2)的漏極與所述節(jié)能控制子電路(101)相連；所述第一NMOS管(MN1)的源極與所述第二NMOS管(MN2)的源極相連并接地；

所述第三NMOS管(MN3)的柵極與所述第四NMOS管(MN4)的柵極相連，并與使能信號端(P_{EN_CLK})相連，用于輸入使能信號(EN_CLK)；所述第三NMOS管(MN3)的漏極與偏置電壓端(P_V)相連，用于輸入偏置電壓(Vbiasn)；所述第四NMOS管(MN4)的漏極與所述節(jié)能控制子電路(101)相連；所述第三NMOS管(MN3)的源極與所述第四NMOS管(MN4)的源極相連并接地。

4.如權利要求1所述的時鐘產生模塊，其特征在于，所述環(huán)形振蕩器(20)包括：與所述偏置電路(10)相連的多個CMOS反相器，以及用于連接所述多個CMOS反相器的多個節(jié)點。

5.如權利要求1所述的時鐘產生模塊，其特征在于，所述環(huán)形振蕩器(20)包括：

第一CMOS反相器(201)、第二CMOS反相器(202)、第三CMOS反相器(203)、第四CMOS反相器(204)、第五CMOS反相器(205)、第六CMOS反相器(206)、第七CMOS反相器(207)、第八CMOS反相器(208)；以及用于連接所述第一至第八CMOS反相器(201～208)的第一節(jié)點(K1)、第二節(jié)點(K2)、第三節(jié)點(K3)和第四節(jié)點(K4)；

其中，所述第一CMOS反相器(201)和所述第二CMOS反相器(202)反向并聯(lián)，且所述第一CMOS反相器(201)的輸入端和輸出端分別與所述第一節(jié)點(K1)和所述第二節(jié)點(K2)連接；所述第六CMOS反相器(206)和所述第七CMOS反相器(207)反向并聯(lián)，且所述第六CMOS反相器(206)的輸入端和輸出端分別與所述第四節(jié)點(K4)和所述第三節(jié)點(K3)連接；

所述第三CMOS反相器(203)的輸入端和輸出端分別與所述第一節(jié)點(K1)和所述第三節(jié)點(K3)連接；所述第四CMOS反相器(204)的輸入端和輸出端分別與所述第三節(jié)點(K3)和所述第二節(jié)點(K2)連接；所述第五CMOS反相器(205)的輸入端和輸出端分別與所述第二節(jié)點(K2)和所述第四節(jié)點(K4)連接；所述第八CMOS反相器(208)的輸入端和輸出端分別與所述第四節(jié)點(K4)和所述第一節(jié)點(K1)連接。

6.如權利要求5所述的時鐘產生模塊，其特征在于，所述第一節(jié)點(K1)通過第一電容(C1)接地，所述第二節(jié)點(K2)通過第二電容(C2)接地，所述第三節(jié)點(K3)通過第三電容(C3)接地，所述第四節(jié)點(K4)通過第四電容(C4)接地。

7.如權利要求5所述的時鐘產生模塊，其特征在于，第一CMOS反相器(201)由第六PMOS管(MP6)和第五NMOS管(MN5)構成；第二CMOS反相器(202)由第七PMOS管(MP7)和第六NMOS管(MN6)構成；第三CMOS反相器(203)由第八PMOS管(MP8)和第七NMOS管(MN7)構成；第四CMOS反相器(204)由第九PMOS管(MP9)和第八NMOS管(MN8)構成；第五CMOS反相器(205)由第十PMOS管(MP10)和第九NMOS管(MN9)構成；第六CMOS反相器(206)由第十一PMOS管(MP11)和第十NMOS管(MN10)構成；第七CMOS反相器(207)由第十二PMOS管(MP12)和第十一NMOS管(MN11)構成；第八CMOS反相器(208)由第十三PMOS管(MP13)和第十二NMOS管(MN12)構成。

8.如權利要求1所述的時鐘產生模塊，其特征在于，所述節(jié)能控制信號產生子電路(301)包括：第十四PMOS管(MP14)和第十三NMOS管(MN13)；

所述第十四PMOS管(MP14)的柵極和所述第十三NMOS管(MN13)的柵極相連，并與使能信號端(P_{EN_CLK})相連，用于輸入使能信號(EN_CLK)；所述第十四PMOS管(MP14)的源極與電源電壓端(P_VDD)相連，用于輸入電源電壓(VDD)；所述第十三NMOS管(MN13)的源極接地；所述第十四PMOS管(MP14)的漏極和所述第十三NMOS管(MN13)的漏極相連，并連接至節(jié)能控制信號輸出端(P_{UN_CLK})，用于輸出節(jié)能控制信號(UN_CLK)。

9.如權利要求1所述的時鐘產生模塊，其特征在于，所述占空比調節(jié)子電路(302)包括：第十五PMOS管(MP15)、第十六PMOS管(MP16)、第十四NMOS管(MN14)和第十五NMOS管(MN15)；

所述第十五PMOS管(MP15)的柵極和所述第十五NMOS管(MN15)的柵極相連，并連接至節(jié)能控制信號輸出端(P_{UN_CLK})，用于輸入節(jié)能控制信號(UN_CLK)；所述第十五PMOS管(MP15)的源極與電源電壓端(P_VDD)相連，用于輸入電源電壓(VDD)；所述第十五PMOS管(MP15)的漏極分別與所述第十六PMOS管(MP16)的漏極和所述第十四NMOS管(MN14)的漏極相連；所述第十五NMOS管(MN15)的漏極與所述十四NMOS管的源極相連；所述第十五NMOS管(MN15)的源極接地；

所述第十四NMOS管(MN14)的柵極與所述第十六PMOS管(MP16)的柵極相連，并連接至所述環(huán)形振蕩器(20)的輸出端(P_{S1_OUT})。

10.如權利要求1所述的時鐘產生模塊，其特征在于，所述時鐘信號整形子電路(303)包括：第九CMOS反相器(3031)和第十CMOS反相器(3032)；

所述第九CMOS反相器(3031)由第十七PMOS管(MP17)和第十六NMOS管(MN16)構成，所述第十CMOS反相器(3032)由第十八PMOS管(MP18)和第十七NMOS管(MN17)構成；

所述第十七PMOS管(MP17)的柵極和所述第十六NMOS管(MN16)的柵極相連，并連接至所述占空比調節(jié)子電路(302)的輸出端；所述第十七PMOS管(MP17)的源極與電源電壓端(P_VDD)相連，用于輸入電源電壓(VDD)；所述第十七PMOS管(MP17)的漏極與所述第十六NMOS管(MN16)的漏極相連，并連接至所述第十CMOS反相器(3032)；所述第十六NMOS管(MN16)的源極接地；

所述第十八PMOS管(MP18)的柵極和所述第十七NMOS管(MN17)的柵極相連，并連接至所述第九CMOS反相器(3031)；所述第十八PMOS管(MP18)的源極與電源電壓端(P_VDD)相連，用于輸入電源電壓(VDD)；所述第十七NMOS管(MN17)的源極接地；所述第十八PMOS管(MP18)的漏極和所述第十七NMOS管(MN17)的漏極相連，并連接至時鐘信號輸出端(P_{CLK_OUT})，用于輸出時鐘信號(CLK_OUT)。