模數(shù)轉(zhuǎn)換器中多級(jí)多比特子電路的數(shù)字校準(zhǔn)方法及電路的制作方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明屬于集成電路設(shè)計(jì)與制造領(lǐng)域，特別設(shè)及一種流水線模數(shù)轉(zhuǎn)換器中多級(jí)多 比特子電路的數(shù)字校準(zhǔn)方法及電路。
【背景技術(shù)】
[0002] 隨著微處理器和信號(hào)處理技術(shù)的迅速發(fā)展，對(duì)模數(shù)轉(zhuǎn)換器（Analog-to-Digital Converter，ADC)的性能要求越來越高。高速高精度流水線ADCW其轉(zhuǎn)換速度快，分辨率高， 功耗低的特點(diǎn)，廣泛應(yīng)用于信號(hào)處理領(lǐng)域。另一方面，隨著集成電路工藝的高速發(fā)展，器件 的尺寸越來越小，器件的工作速度進(jìn)一步提升，而功耗進(jìn)一步降低。但是，尺寸縮小所致的 器件失配越來越嚴(yán)重，當(dāng)流水線ADC的精度提高到12bitW上時(shí)，工藝的偏差導(dǎo)致的電容失 配、運(yùn)放的非理想性、比較器失調(diào)等誤差的產(chǎn)生，采用傳統(tǒng)模擬電路的設(shè)計(jì)方法已經(jīng)無法設(shè) 計(jì)出高性能的ADC。采用數(shù)字校準(zhǔn)的方法對(duì)模擬電路采樣輸出的數(shù)據(jù)進(jìn)行誤差校正，能有 效地補(bǔ)償工藝的偏差帶來的誤差，提高流水線ADC的性能。在高速高精度流水線ADC的研 究中，傳統(tǒng)的每級(jí)單比特結(jié)構(gòu)的子級(jí)ADC實(shí)現(xiàn)將會(huì)顯著提高巧片的整體功耗，增大巧片的 面積。為了減少采樣電容，降低功耗，減少噪聲，在首級(jí)和前幾級(jí)子ADC必須采用多比特結(jié) 構(gòu)。在多比特結(jié)構(gòu)的子級(jí)ADC中，比較器的電容失配將會(huì)產(chǎn)生非線性誤差，影響了轉(zhuǎn)換器的 動(dòng)態(tài)性能，需要對(duì)多比特子級(jí)ADC的電容失配引起的誤差進(jìn)行校準(zhǔn)。
[000引如圖1所示，流水線ADC由時(shí)鐘發(fā)生電路，流水線轉(zhuǎn)換結(jié)構(gòu)，延時(shí)對(duì)準(zhǔn)寄存器陣 列和數(shù)字校準(zhǔn)電路構(gòu)成，其中流水線轉(zhuǎn)換結(jié)構(gòu)是輸入采樣保持電路（SHA，Sample-Hold Amplifier)和n級(jí)轉(zhuǎn)換電路級(jí)聯(lián)構(gòu)成。每個(gè)流水線子級(jí)轉(zhuǎn)換電路包括1個(gè)子ADC(SADC)和 1 個(gè)余量增益數(shù)字模擬轉(zhuǎn)換器（MDAC，MultiplyingDigitaltoAnalogConve;rte;r)。在 進(jìn)行數(shù)模轉(zhuǎn)換時(shí)，采樣保持電路在采樣相對(duì)輸入信號(hào)進(jìn)行采樣，然后在保持相向stagel輸 出，作為第1級(jí)的輸入電壓Vi，stagel中的SHA電路對(duì)Vi進(jìn)行采樣和保持，同時(shí)SADC對(duì) Vi進(jìn)行A/D轉(zhuǎn)換，得到Kbit轉(zhuǎn)換結(jié)果作為本級(jí)轉(zhuǎn)換結(jié)果輸出到延遲對(duì)準(zhǔn)寄存器陣列中， 并且作為SADC的數(shù)字輸入W實(shí)現(xiàn)對(duì)Vi的量化估計(jì)，模擬減法電路實(shí)現(xiàn)Vi與Kbit估計(jì)值 作差，得到的差值在放大相通過放大器放大2kH倍后作為本級(jí)的模擬輸出Vo向stage2輸 出。其余級(jí)電路與第1級(jí)工作過程相似。
[0004] 圖2為1.化it級(jí)電路的傳輸特性曲線，1. 5bit結(jié)構(gòu)的電路輸出3種數(shù)字代碼，當(dāng) 本級(jí)輸入小于化/4本級(jí)輸出代碼為00。當(dāng)本級(jí)輸入在[-Vr/4,化/4]之間時(shí)，本級(jí)輸出代 碼為01。當(dāng)本級(jí)輸入大于化/4時(shí)本級(jí)輸出代碼為10。通過在兩個(gè)轉(zhuǎn)折點(diǎn)計(jì)算出由電容不 匹配帶來的誤差，然后再將該誤差補(bǔ)償，得到線性關(guān)系的輸出，如圖3所示的校準(zhǔn)后的輸出 曲線。
[000引由于多比特子級(jí)ADC采用的電容數(shù)較多，比較器的比較點(diǎn)眾多，采用模擬電路實(shí) 現(xiàn)方法將會(huì)使得電路非常復(fù)雜，功耗和面積極大增加。而現(xiàn)有的1.化it級(jí)子ADC的數(shù)字校 準(zhǔn)技術(shù)雖然具備了較好的校準(zhǔn)效果，但無法滿足高精度多比特子級(jí)結(jié)構(gòu)流水線的ADC設(shè)計(jì) 的要求。發(fā)明一種實(shí)現(xiàn)方法簡(jiǎn)單，實(shí)現(xiàn)電路簡(jiǎn)便，校準(zhǔn)效率高的多級(jí)、多比特級(jí)子電路校準(zhǔn) 方法顯得非常有必要。

【發(fā)明內(nèi)容】

[0006] 針對(duì)W上問題本發(fā)明提供了一種便于數(shù)字電路實(shí)現(xiàn)的多級(jí)多比特子級(jí)ADC的數(shù) 字校準(zhǔn)方法及電路。
[0007] 本發(fā)明提供一種3.化it子級(jí)比較器電容失配的校準(zhǔn)方法，進(jìn)行多級(jí)校準(zhǔn)，用W實(shí) 現(xiàn)對(duì)電容失配引起的誤差進(jìn)行校正，誤差計(jì)算在片外實(shí)現(xiàn)，電路簡(jiǎn)易方便，校準(zhǔn)效果好，隨 溫度、電壓等外界環(huán)境變化較小。
[000引一種模數(shù)轉(zhuǎn)換器中多級(jí)多比特子電路的數(shù)字校準(zhǔn)方法，所述流水線ADC包含多個(gè) 流水級(jí)，每個(gè)流水級(jí)包含子ADC、子DAC、放大器和減法器，模擬輸入信號(hào)Vi輸入到子ADC中 進(jìn)行量化產(chǎn)生數(shù)字輸出，同時(shí)將該數(shù)字輸出送入子DAC中進(jìn)行數(shù)模轉(zhuǎn)換，輸出模擬量，將模 擬輸入信號(hào)Vi和所述輸出模擬量在減法器中進(jìn)行減法運(yùn)算，再經(jīng)過放大器放大后得到輸 出電壓Vo,即為MDAC的輸出。子DAC、加法器和放大器共同組成了MADC。
[0009] 由于電路中的MDAC采用的是差分結(jié)構(gòu)輸出，采用的是差分比較器。如圖4所示， 設(shè)qp、qn為比較器電平的差分輸出，對(duì)于同一個(gè)虛地點(diǎn)采用電荷守恒定律：
[0010] (a)當(dāng)qp= 0,qn= 1時(shí)，Vreft開關(guān)關(guān)斷，Vreft開關(guān)閉合，比較器輸出為0。設(shè)xl， x2分別為放大器差分輸出化VLi和化2為直流時(shí)的共模電平。
[0011] 設(shè)虛地點(diǎn)電壓為0,對(duì)于ina點(diǎn)由電荷守恒得到如下方程：
[001引（0-VLi) ? Ci.i+(0-VL2) ? 2Cxi= (O-Vrefb) ? Ci.i+(0-xl) ? 2Cxi (1)
[0013] 可推導(dǎo)出；
[0014]
【主權(quán)項(xiàng)】
1. 一種模數(shù)轉(zhuǎn)換器中多級(jí)多比特子電路的數(shù)字校準(zhǔn)方法，其特征在于： 第一步：首先在外圍控制電路中初始化校準(zhǔn)控制字，在校準(zhǔn)使能信號(hào)有效的情況下，進(jìn) 入循環(huán)，循環(huán)次數(shù)為子電路的比較點(diǎn)的個(gè)數(shù)；外圍控制電路發(fā)出強(qiáng)制區(qū)間碼，使得子MDAC 中的比較器處于相應(yīng)的工作區(qū)間；模擬電路接收到此碼后，得到當(dāng)前本級(jí)的輸出數(shù)字碼，數(shù) 字校準(zhǔn)電路接收該級(jí)的數(shù)字碼，由數(shù)據(jù)合成電路完成多級(jí)子電路的數(shù)字碼的數(shù)據(jù)合成，得 到當(dāng)前ADC的數(shù)字輸出，由校準(zhǔn)值測(cè)量電路根據(jù)SPI寄存器電路中的參數(shù)值來完成當(dāng)前比 較點(diǎn)處量化值的累加運(yùn)算，并存儲(chǔ)到SPI寄存器電路中；外圍控制電路讀取該累加值，進(jìn)行 誤差運(yùn)算并取平均數(shù)，得到該比較點(diǎn)出的校準(zhǔn)值，并將該校準(zhǔn)值寫入到SPI寄存器電路中， 然后進(jìn)入下一個(gè)比較點(diǎn)的誤差值計(jì)算；當(dāng)本級(jí)子電路校準(zhǔn)完成之后，將