的漏極連接，源極與地線連 接；
[0036] 所述第十二NM0S晶體管，源極與所述第十HNM0S晶體管的漏極連接，漏極與所述 第十二PMOS晶體管的漏極連接；
[0037] 所述第十HNM0S晶體管，柵極與所述第十一NM0S晶體管的柵極連接，源極與地線 連接；
[0038] 所述第十NM0S晶體管的漏極接入所述第一平方電流，所述第十二NM0S晶體管的 漏極接入所述第二平方電流；
[0039] 用于輸出所述輸出電流信號(hào)的端口與所述第十二NM0S晶體管的漏極連接。
[0040] 實(shí)施時(shí)，所述電流模式四象限CMOS模擬乘法電路包括的所有晶體管都工作在飽 和區(qū)。
[0041] 實(shí)施時(shí)，所述第一線性跨導(dǎo)環(huán)路包括的PMOS晶體管的闊值電壓和第二線性跨導(dǎo) 環(huán)路包括的PMOS晶體管的闊值電壓相同。
[0042] 實(shí)施時(shí)，所述第一線性跨導(dǎo)環(huán)路包括的PMOS晶體管的襯底和源極連接；第二線性 跨導(dǎo)環(huán)路包括的PMOS晶體管的襯底和源極連接。
[0043] 實(shí)施時(shí)，所述第一線性跨導(dǎo)環(huán)路包括的PMOS晶體管和第二線性跨導(dǎo)環(huán)路包括的 PMOS晶體管采用采用雙阱結(jié)構(gòu)。
[0044] 與現(xiàn)有技術(shù)相比，本發(fā)明所述的電流模式四象限CMOS模擬乘法電路工作在電流 模式，對(duì)溫度和工藝變化不敏感，可W應(yīng)用到各種化SI系統(tǒng)中，并且消耗的功率低，具有非 常寬的帶寬，速度高、線性度高和失真低，可W廣泛應(yīng)用于調(diào)制器和倍頻器等模擬信號(hào)處理 芯片中。
【附圖說(shuō)明】
[0045] 圖1是本發(fā)明實(shí)施例所述的電流模式四象限CMOS模擬乘法電路的結(jié)構(gòu)框圖；
[0046] 圖2是本發(fā)明實(shí)施例所述的電流模式四象限CMOS模擬乘法電路包括的電流產(chǎn)生 電路的電路圖；
[0047] 圖3A、圖3B分別是本發(fā)明實(shí)施例所述的電流模式四象限CMOS模擬乘法電路包括 的第一電流模式平方電路、第二電流模式平方電路的電路圖；
[0048] 圖4是本發(fā)明實(shí)施例所述的電流模式四象限CMOS模擬乘法電路包括的由高擺幅 共源共柵電流鏡構(gòu)成的電流信號(hào)減法電路的電路圖；
[0049] 圖5是本發(fā)明實(shí)施例所述的電流模式四象限CMOS模擬乘法電路的電路圖；
[0050] 圖6是本發(fā)明實(shí)施例所述的電流模式四象限CMOS模擬乘法電路的直流特性曲線 圖；
[0051] 圖7是本發(fā)明實(shí)施例所述的電流模式四象限CMOS模擬乘法電路的瞬態(tài)特性曲線 圖(輸入信號(hào)頻率相等，倍頻作用）；
[0052] 圖8是本發(fā)明實(shí)施例所述的電流模式四象限CMOS模擬乘法電路的瞬態(tài)特性曲線 圖(輸入頻率不相等，調(diào)制作用）。
【具體實(shí)施方式】
[0053] 下面結(jié)合附圖對(duì)本發(fā)明作進(jìn)一步詳細(xì)的說(shuō)明。
[0054] 如圖1所示，本發(fā)明實(shí)施例所述的電流模式四象限CMOS模擬乘法電路，包括：
[005引 電流產(chǎn)生電路11，用于根據(jù)輸入的第一電流信號(hào)Ix和第二電流信號(hào)Iy，產(chǎn)生差模 信號(hào)（Ix_Iy)和共模信號(hào)Qx+Iy);
[0056] 第一電流模式平方電路12,用于生成與所述差模信號(hào)（Ix_Iy)的值的平方成正比 的第一平方電流Ileft，
[0057] 第二電流模式平方電路13,用于生成與所述共模信號(hào)（ly+Iy)的值的平方成正比 的第二平方電流Ifight;
[0058] W及，電流減法電路14,包括共源共柵電流鏡，其用于將所述第一平方電流Iwt和 所述第二平方電流Idght相減，得到電流值與所述第一電流信號(hào)Ix的電流值和所述第二電 流信號(hào)Iy的電流值的乘積成正比的輸出電流信號(hào)lout。
[005引如圖2所示，所述電流產(chǎn)生電路包括：
[0060] 第一電流鏡，包括第一PM0S晶體管P1、第二PM0S晶體管P2和第HPM0S晶體管 P3,所述第一PM0S晶體管P1的柵極、所述第二PM0S晶體管P2的柵極和所述第HPM0S晶 體管P3的柵極相連接并與所述第一PM0S晶體管P1的漏極連接，所述第一PM0S晶體管P1 的源極、所述第二PM0S晶體管P2的源極和所述第HPM0S晶體管P3的源極均接入電源電 壓麗；
[0061] 第二電流鏡，包括第四PM0S晶體管P4、第五PM0S晶體管P5和第六PM0S晶體管 P6,所述第四PM0S晶體管P4的柵極、所述第五PM0S晶體管P5的柵極和所述第六PM0S晶 體管P6的柵極相連接并與所述第六PM0S晶體管P6的漏極連接，所述第四PM0S晶體管P4 的源極、所述第五PM0S晶體管P5的源極和所述第六PM0S晶體管P6的源極均接入電源電 壓VDD，所述第四PM0S晶體管P4的漏極與所述第二PM0S晶體管P2的漏極連接；
[0062] 第H電流鏡，包括第一NM0S晶體管N1和第二NM0S晶體管N2,所述第一NM0S晶體 管N1的柵極與所述第二NMOS晶體管N2的柵極連接，所述第一NMOS晶體管N1的源極和所 述第二NM0S晶體管N2的源極均與地線GND連接，所述第一NM0S晶體管N1的漏極與所述 第五PM0S晶體管P5的漏極連接，所述第二NMOS晶體管N2的漏極與所述第HPM0S晶體管 P3的漏極連接。
[0063] 所述第一PM0S晶體管P1的漏極為所述第一電流信號(hào)Ix的輸入端；
[0064] 所述第六PM0S晶體管P6的漏極為所述第二電流信號(hào)ly的輸入端；
[0065] 所述第二PM0S晶體管P2的漏極為所述共模信號(hào)（Ix+Iy)的輸出端；
[0066] 所述第HPM0S晶體管P3的漏極為所述差模信號(hào)（Ix-Iy)的輸出端。
[0067] 參照如2,輸入信號(hào)Ix和ly分別輸入到晶體管P1和P6中，Ix鏡像到晶體管P2和 P3中，ly鏡像到晶體管P4和P5中，因此流出節(jié)點(diǎn)J的電流信號(hào)為Ix和ly之和；晶體管P5 的漏極電流流入晶體管N1中，然后鏡像到N2中，因此流出節(jié)點(diǎn)H的電流信號(hào)為Ix和Iy之 差。
[006引如圖3A所示，所述第一電流模式平方電路包括：
[0069] 第一線性跨導(dǎo)環(huán)路，包括第走PM0S晶體管P7、第八PM0S晶體管P8、第九PM0S晶 體管P9和第十PM0S晶體管P10,所述第走PM0S晶體管P7的柵極、所述第走PM0S晶體管 P7的漏極和所述第八PM0S晶體管P8的源極連接，所述第八PM0S晶體管P8的柵極、所述第 十PM0S晶體管P10的柵極和所述第八PM0S晶體管P8的漏極連接，所述第九PM0S晶體管 P9的柵極、所述第九PM0S晶體管P9的漏極和所述第十PM0S晶體管P10的源極連接，所述 第走PM0S晶體管P7的源極和所述第九PM0S晶體管P9的源極均接入電源電壓VDD;
[0070] 第四NMOS晶體管M，漏極與所述第八PM0S晶體管P8的漏極連接，柵極接入第一 偏置電壓Vb1，源極與地線GND連接；
[0071] 第四電流鏡，包括第五NMOS晶體管N5和第六NMOS晶體管N6,所述第五NMOS晶體 管N5的柵極、所述第六NMOS晶體管N6的柵極和所述第五NMOS晶體管N5的漏極連接，所 述第六NMOS晶體管N6的漏極與所述第九PM0S晶體管P9的漏極連接，所述第五NMOS晶體 管N5的源極和所述第六NMOS晶體管N6的源極與地線GND連接；
[0072] 第叫^一PM0S晶體管P11，源極接入電源電壓VDD，柵極與所述第九PM0S晶體管P9 的柵極連接；
[0073]所述第五NMOS晶體管N5的漏極接入所述差模信號(hào)（Ix-Iy)，所述第十一PM0S晶 體管P11的漏極和所述第十PM0S晶體管P10的漏極共同輸出所述第一平方電流Iwt。
[0074] 參照?qǐng)D3A，考慮由晶體管P7-P10組成的第一個(gè)線性跨導(dǎo)環(huán)路，理想情況下M0S晶 體管工作在飽和區(qū)的漏源電流I