一種采用低分辨率dac電容陣列的sar adc及其使用方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于模數(shù)轉(zhuǎn)換集成電路領(lǐng)域，尤其涉及一種采用低分辨率DAC電容陣列的SAR ADC0
【背景技術(shù)】
[0002]由于高質(zhì)量多媒體以及高速通信的需求在增長，數(shù)模轉(zhuǎn)換器(ADC)的設(shè)計正在朝著高精度，高采樣率以及低功耗的方面發(fā)展。其中，低功耗的設(shè)計對于便攜式設(shè)備尤為重要。IEEE 802.11標準也正向著更高帶寬，更大的信噪比(SNR)需求制定。隨著先進的CMOS工藝的出現(xiàn)(65nm，40nm，28nm等等)，低功耗高性能的模數(shù)轉(zhuǎn)換器(ADC)具有了可實現(xiàn)性。
[0003]由于采樣與保持依賴于高性能的運算放大器，隨著CMOS工藝晶體管的溝道長度越來越小，流水線型模數(shù)轉(zhuǎn)換器(Pipelined ADC)越來越不適合于低功耗模數(shù)轉(zhuǎn)換器(ADC)的設(shè)計。雖然，有一些技術(shù)用于克服傳統(tǒng)大功耗運算放大器的使用，但是附加的校準算法增加了電路設(shè)計的復雜度以及消耗了較大的芯片面積。另外一面，與逐次逼近型(SAR)模數(shù)轉(zhuǎn)換器相比較，經(jīng)過優(yōu)化的流水線型模數(shù)轉(zhuǎn)換器的功耗依然較大。
[0004]逐次逼近型模數(shù)轉(zhuǎn)換器(SAR ADC)是一種公認的低功耗的ADC結(jié)構(gòu)。之前的一些有關(guān)文獻表明，SAR ADC的功耗主要分布于數(shù)模轉(zhuǎn)換(DAC)陣列。可是，隨著數(shù)模轉(zhuǎn)換(DAC)電容陣列的尺寸越來越小，數(shù)字邏輯電路的動態(tài)功耗開始突顯出來?；赟AR ADC是有可能實現(xiàn)高采樣率高精度的?？墒?，當前的高分辨率(> 1bit)的SAR ADC正在接近于200MS/s (基于CMOS 65nm或者40nm)的速度極限。為了取得更高采樣率的SAR ADC，控制邏輯必須被優(yōu)化以縮短比較器的輸出到數(shù)模陣列(DAC Array)的時延。
[0005]如果使用傳統(tǒng)I比特/周期的SAR ADC結(jié)構(gòu)，很難設(shè)計更高速的高分辨率ADC，因為，對于一個N比特的SAR ADC來說，需要N個比較周期。因此，本發(fā)明基于多比特/周期SAR ADC結(jié)構(gòu)。與傳統(tǒng)的多比特/周期SAR ADC結(jié)構(gòu)不同的是，本發(fā)明避免使用多個高分辨率的電容數(shù)模陣列。對于之前關(guān)于2比特/周期的SAR ADC的設(shè)計，梯型電阻被用于數(shù)模陣列的設(shè)計?；蛘撸褂枚鄠€高精度的電容型數(shù)模陣列，這使得2比特/周期的SAR ADC的整個數(shù)模轉(zhuǎn)換陣列的總尺寸是傳統(tǒng)I比特/周期SAR ADC結(jié)構(gòu)的3倍，這樣的設(shè)計減小了輸入信號帶寬以及增大了系統(tǒng)功耗，如圖1所示。使用分裂型電容數(shù)模陣列可以減小電容陣列以及開關(guān)電容的功耗，可是，這提高了電容陣列的匹配要求以及電路版圖的復雜性。

【發(fā)明內(nèi)容】

[0006]本發(fā)明的目的在于克服現(xiàn)有技術(shù)的不足，提供一種權(quán)衡帶寬和分辨率的采用低分辨率DAC電容陣列的SAR ADC，對于高精度的SAR ADC的設(shè)計可以避免大尺寸的DAC陣列的使用，使得電容DAC陣列只需要滿足熱噪聲的抑制需求:具體地，采用低分辨率的DAC以及在相鄰的兩個前置放大器之間各內(nèi)插比較器的方式實現(xiàn)高采樣率、高分辨率的SAR ADC，并且采用低分辨率的DAC避免增大了電容模數(shù)陣列，通過內(nèi)插的形式與現(xiàn)有技術(shù)相比減少了一個DAC，因此大大減小了系統(tǒng)整體功耗和芯片面積。
[0007]本發(fā)明的目的是通過以下技術(shù)方案來實現(xiàn)的:一種米用低分辨率DAC電容陣列的SAR ADC,包括三個前置放大器、三個比較器和SAR控制邏輯電路，它還包括兩個DAC陣列、兩個比較器；其中，第一 DAC陣列的輸出端分別與第一前置放大器和第二前置放大器連接，第二 DAC陣列的輸出端分別與第二前置放大器和第三前置放大器連接，第一前置放大器的輸出端分別與第一比較器和第二比較器連接，第二前置放大器的輸出端分別與第二比較器、第三比較器和第四比較器連接，第三前置放大器的輸出端分別與第四比較器和第五比較器連接，第一比較器、第二比較器、第三比較器、第四比較器和第五比較器的輸出端與SAR控制邏輯電路連接，SAR控制邏輯電路的DAC控制端分別與第一 DAC陣列和第二 DAC陣列連接，SAR控制邏輯電路的比較器輸出端分別與第一比較器、第二比較器、第三比較器、第四比較器和第五比較器連接，SAR控制邏輯電路的數(shù)據(jù)輸出端輸出數(shù)據(jù)。
[0008]—種采用低分辨率DAC電容陣列的SAR ADC還包括一個用于異步邏輯控制的外圍電路，所述的外圍電路是一個帶有使能信號的振蕩環(huán)路；所述的外圍電路包括時鐘緩存器、與非門電路、移位寄存器、輸出寄存器和準備信號發(fā)生器，所述的移位寄存器是基于狀態(tài)機的移位寄存器；時鐘緩沖器的輸入端接收使能信號clk_ext，時鐘緩沖器的第一輸出端輸出使能信號clk_i至與非門電路的其中一個輸入端，時鐘緩沖器的第二輸出端與移位寄存器的時鐘信號輸入端連接，與非門電路的輸出端輸出觸發(fā)信號clk_c至比較器，比較器的輸出端分別與準備信號發(fā)生器、SAR控制邏輯電路和輸出寄存器連接，準備信號發(fā)生器的第一輸出端輸出準備信號rd至與非門電路的另外一個輸入端，準備信號發(fā)生器的第二輸出端輸出復位信號clk_s至移位寄存器，準備信號發(fā)生器的第三輸出端與SAR控制邏輯電路連接，移位寄存器的第一輸出端輸出狀態(tài)信號S1~S5至SAR控制邏輯電路，移位寄存器的第二輸出端和第三輸出端還分別與輸出寄存器和準備信號發(fā)生器連接，SAR控制邏輯電路的控制信號輸出端與DAC陣列連接，輸出寄存器的信號輸出端輸出結(jié)果。
[0009]所述的移位寄存器包括六個D觸發(fā)器和五個反相器組，所述的反相器組包括兩個非門電路和一個與非門電路；每個D觸發(fā)器的復位端Set接收來自準備信號發(fā)生器的復位信號clk_s，每個D觸發(fā)器的時鐘端Clk接收來自時鐘緩存器的觸發(fā)信號clk_c，第一D觸發(fā)器的D輸入端接收來自外部的VDD電源，第一 D觸發(fā)器至第五D觸發(fā)器的Q輸出端依次與下一個D觸發(fā)器的D輸入端連接，第六D觸發(fā)器的Q輸出端輸出校準相的指示信號S_cal，同時第一 D觸發(fā)器至第五D觸發(fā)器的Q輸出端依次與第一反相器組至第五反相器組中的與非門電路的其中一個輸入端連接，第二 D觸發(fā)器至第六D觸發(fā)器的Q輸出端依次通過第一反相器組至第五反相器組中的其中一個非門電路與與非門電路的另外一個輸入端連接，第一反相器組至第五反相器組中的與非門電路的輸出端通過另外一個非門電路輸出狀態(tài)信號SI?S5。
[0010]所述的比較器包括一個失調(diào)電壓校準模塊，所述的失調(diào)電壓校準模塊包括失調(diào)電壓反饋環(huán)路；在每一次模數(shù)轉(zhuǎn)換完成之后，比較器根據(jù)移位寄存器生成的指示信號s_cal激活失調(diào)電壓反饋環(huán)路，進行失調(diào)電壓校準。
[0011]所述的SAR控制邏輯電路包括與一個連接在懸空點的具有微弱驅(qū)動能力的鎖存器。
[0012]所述的振蕩環(huán)路還包括一個可編程延時線。
[0013]—種采用低分辨率DAC電容陣列的SAR ADC的使用方法，它包括以下采樣步驟和比較步驟，所述的采樣步驟包括:在采樣步驟，三個前置放大器的輸入端連接共模電壓，兩個DAC陣列的地板跟隨輸入信號；
所述的比較步驟包括五個比較周期，包括以下子步驟:
51:在前四個比較周期，第一比較器、第三比較器和第五比較器進行工作，此時第一DAC陣列的輸出端分別與第一前置放大器和第二前置放大器連接，第二 DAC陣列的輸出端分別與第二前置放大器和第三前置放大器連接，第