邏輯經(jīng)過優(yōu)化之后，其延時只有2個傳輸門延時的大小。由于本發(fā)明采用異步控制邏輯，控制邏輯開關(guān)受準(zhǔn)備信號rd觸發(fā)開啟。本發(fā)明所提出的控制邏輯受控于基于狀態(tài)機(jī)的移位寄存器，所產(chǎn)生的狀態(tài)信號在每一次比較的準(zhǔn)備信號rd產(chǎn)生之前，會選通相應(yīng)的DAC陣列。
[0032]SAR控制邏輯電路如圖8所示。當(dāng)系統(tǒng)工作在采樣相Sampling時，信號clk_s斷開了控制邏輯電路，這樣，DAC陣列的底板就連接到輸入信號端。比較器的輸出負(fù)載為一個鎖存器。在狀態(tài)Sx時(Sx=l)，當(dāng)rd信號為I時，電容Cx上將會被建立電平(以及相應(yīng)的電容Cx-1上會被預(yù)設(shè)置閾值電壓)。另外，一個具有微弱驅(qū)動能力的鎖存器連接在懸空點以防止漏電或者耦合而導(dǎo)致的邏輯錯誤。
[0033]比較器(帶有后臺失調(diào)電壓校準(zhǔn))的電路圖如圖9所示。當(dāng)信號S_cal為高時，失調(diào)電壓反饋環(huán)路被激活。當(dāng)?c=l時，比較器開始工作，反之，比較器復(fù)位。
【主權(quán)項】
1.一種采用低分辨率DAC電容陣列的SAR ADC，包括三個前置放大器、三個比較器和SAR控制邏輯電路，其特征在于:它還包括兩個DAC陣列、兩個比較器；其中，第一 DAC陣列的輸出端分別與第一前置放大器和第二前置放大器連接，第二 DAC陣列的輸出端分別與第二前置放大器和第三前置放大器連接，第一前置放大器的輸出端分別與第一比較器和第二比較器連接，第二前置放大器的輸出端分別與第二比較器、第三比較器和第四比較器連接，第三前置放大器的輸出端分別與第四比較器和第五比較器連接，第一比較器、第二比較器、第三比較器、第四比較器和第五比較器的輸出端與SAR控制邏輯電路連接，SAR控制邏輯電路的DAC控制端分別與第一 DAC陣列和第二 DAC陣列連接，SAR控制邏輯電路的比較器輸出端分別與第一比較器、第二比較器、第三比較器、第四比較器和第五比較器連接，SAR控制邏輯電路的數(shù)據(jù)輸出端輸出數(shù)據(jù)。2.根據(jù)權(quán)利要求1所述的一種采用低分辨率DAC電容陣列的SARADC,其特征在于:還包括一個用于異步邏輯控制的外圍電路，所述的外圍電路是一個帶有使能信號的振蕩環(huán)路；所述的外圍電路包括時鐘緩存器、與非門電路、移位寄存器、輸出寄存器和準(zhǔn)備信號發(fā)生器，所述的移位寄存器是基于狀態(tài)機(jī)的移位寄存器；時鐘緩沖器的輸入端接收使能信號clk_ext，時鐘緩沖器的第一輸出端輸出使能信號clk_i至與非門電路的其中一個輸入端，時鐘緩沖器的第二輸出端與移位寄存器的時鐘信號輸入端連接，與非門電路的輸出端輸出觸發(fā)信號clk_c至比較器，比較器的輸出端分別與準(zhǔn)備信號發(fā)生器、SAR控制邏輯電路和輸出寄存器連接，準(zhǔn)備信號發(fā)生器的第一輸出端輸出準(zhǔn)備信號rd至與非門電路的另外一個輸入端，準(zhǔn)備信號發(fā)生器的第二輸出端輸出復(fù)位信號clk_s至移位寄存器，準(zhǔn)備信號發(fā)生器的第三輸出端與SAR控制邏輯電路連接，移位寄存器的第一輸出端輸出狀態(tài)信號S1~S5至SAR控制邏輯電路，移位寄存器的第二輸出端和第三輸出端還分別與輸出寄存器和準(zhǔn)備信號發(fā)生器連接，SAR控制邏輯電路的控制信號輸出端與DAC陣列連接，輸出寄存器的信號輸出?而輸出結(jié)果。3.根據(jù)權(quán)利要求2所述的一種采用低分辨率DAC電容陣列的SARADC,其特征在于:所述的移位寄存器包括六個D觸發(fā)器和五個反相器組，所述的反相器組包括兩個非門電路和一個與非門電路；每個D觸發(fā)器的復(fù)位端Set接收來自準(zhǔn)備信號發(fā)生器的復(fù)位信號clk_S，每個D觸發(fā)器的時鐘端Clk接收來自時鐘緩存器的觸發(fā)信號clk_c，第一 D觸發(fā)器的D輸入端接收來自外部的VDD電源，第一 D觸發(fā)器至第五D觸發(fā)器的Q輸出端依次與下一個D觸發(fā)器的D輸入端連接，第六D觸發(fā)器的Q輸出端輸出校準(zhǔn)相的指不信號S_cal，同時第一 D觸發(fā)器至第五D觸發(fā)器的Q輸出端依次與第一反相器組至第五反相器組中的與非門電路的其中一個輸入端連接，第二 D觸發(fā)器至第六D觸發(fā)器的Q輸出端依次通過第一反相器組至第五反相器組中的其中一個非門電路與與非門電路的另外一個輸入端連接，第一反相器組至第五反相器組中的與非門電路的輸出端通過另外一個非門電路輸出狀態(tài)信號S1~S5。4.根據(jù)權(quán)利要求3所述的一種采用低分辨率DAC電容陣列的SARADC,其特征在于:所述的比較器包括一個失調(diào)電壓校準(zhǔn)模塊，所述的失調(diào)電壓校準(zhǔn)模塊包括失調(diào)電壓反饋環(huán)路；在每一次模數(shù)轉(zhuǎn)換完成之后，比較器根據(jù)移位寄存器生成的指示信號S_cal激活失調(diào)電壓反饋環(huán)路，進(jìn)行失調(diào)電壓校準(zhǔn)。5.根據(jù)權(quán)利要求3所述的一種采用低分辨率DAC電容陣列的SARADC,其特征在于:所述的SAR控制邏輯電路包括與一個連接在懸空點的具有微弱驅(qū)動能力的鎖存器。6.根據(jù)權(quán)利要求2所述的一種采用低分辨率DAC電容陣列的SARADC,其特征在于:所述的振蕩環(huán)路還包括一個可編程延時線。7.如權(quán)利要求1~6中任意一項所述的一種采用低分辨率DAC電容陣列的SARADC的使用方法，包括采樣步驟，所述的采樣步驟包括:在采樣步驟，三個前置放大器的輸入端連接共模電壓，兩個DAC陣列的地板跟隨輸入信號；其特征在于:它還包括比較步驟，所述的比較步驟包括五個比較周期，包括以下子步驟: 51:在前四個比較周期，第一比較器、第三比較器和第五比較器進(jìn)行工作，此時第一DAC陣列的輸出端分別與第一前置放大器和第二前置放大器連接，第二 DAC陣列的輸出端分別與第二前置放大器和第三前置放大器連接，第一前置放大器的輸出端與第一比較器連接，第二前置放大器的輸出端與第三比較器連接，第三前置放大器的輸出端與第五比較器連接，第一比較器、第三比較器和第五比較器的輸出端輸出數(shù)字信號； 52:在第五個比較周期，第二比較器、第三比較器和第四比較器進(jìn)行工作，此時第一DAC陣列的輸出端分別與第一前置放大器和第二前置放大器連接，第二 DAC陣列的輸出端分別與第二前置放大器和第三前置放大器連接，第一前置放大器的輸出端與第二比較器連接，第二前置放大器的輸出端與第三比較器連接，第三前置放大器的輸出端與第四比較器連接，第二比較器、第三比較器和第四比較器的輸出端輸出數(shù)字信號。8.根據(jù)權(quán)利要求7所述的一種采用低分辨率DAC電容陣列的SARADC的使用方法，其特征在于:在每一次比較周期中，DAC陣列的閾值電壓會被重新設(shè)置，設(shè)置的閾值根據(jù)上一次的比較結(jié)果決定。9.根據(jù)權(quán)利要求7所述的一種采用低分辨率DAC電容陣列的SARADC的使用方法，其特征在于:在每一次比較周期中，3個比較器輸出的數(shù)字信號分別控制DAC陣列中相同大小的電容。
【專利摘要】本發(fā)明公開了一種采用低分辨率DAC電容陣列的SAR？ADC及其使用方法，ADC包括兩個DAC陣列、三個前置放大器、五個比較器和SAR控制邏輯電路，其中兩個DAC陣列之間采用內(nèi)插結(jié)構(gòu)，與現(xiàn)有技術(shù)比較，在相鄰的兩個預(yù)放大器之間，各插入一個內(nèi)插比較器，這樣，電容數(shù)模陣列的數(shù)目可以被減小。本發(fā)明給多比特/周期SAR？ADC提供一種權(quán)衡帶寬和分辨率的解決方案，本發(fā)明的優(yōu)點是對于高精度的SAR？ADC的設(shè)計可以避免大尺寸的DAC陣列的使用，使得電容DAC陣列只需要滿足熱噪聲的抑制需求。
【IPC分類】H03M1/38
【公開號】CN105141313
【申請?zhí)枴緾N201510625357
【發(fā)明人】邱雷
【申請人】成都領(lǐng)芯微電子科技有限公司
【公開日】2015年12月9日
【申請日】2015年9月28日