時(shí)鐘生成電路的制作方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及時(shí)鐘生成電路。特別涉及電壓控制振蕩電路。
【背景技術(shù)】
[0002] 以往，為了生成具有預(yù)定頻率的時(shí)鐘，通常使用具備電壓控制振蕩電路（VC0 : VoltageControlledOscillator)的時(shí)鐘生成電路。電壓控制振蕩電路是根據(jù)從外部輸 入的電位來控制時(shí)鐘的振蕩頻率的電路。時(shí)鐘生成電路在用于對特定功能專門化的半導(dǎo)體 集成電路（例如，ASIC〖ApplicationSpecificIntegratedCircuit、ASSP:Application SpecificStandardProduct)的情況下，典型地大多要求可變整時(shí)鐘的相位。因?yàn)樵谛畔?家電和/或汽車電子這樣的大多數(shù)領(lǐng)域中需要這樣的半導(dǎo)體集成電路，所以可變整時(shí)鐘的 相位的時(shí)鐘生成電路在近年來的信息化社會(huì)中發(fā)揮重大作用。
[0003] 作為可變整時(shí)鐘的相位的時(shí)鐘生成電路，已有具備環(huán)形電壓控制振蕩電路的時(shí)鐘 生成電路。環(huán)形電壓控制振蕩電路通過環(huán)狀連接多個(gè)反相器而構(gòu)成。環(huán)形電壓控制振蕩 電路基于從外部施加的電壓以頻率值進(jìn)行振蕩，并從各差分反相器輸出相位各不相同的時(shí) 鐘。具備這樣的環(huán)形電壓控制振蕩電路的時(shí)鐘生成電路通過將各差分反相電路輸出的相位 各不相同的時(shí)鐘中的任一個(gè)利用多路復(fù)用器選擇輸出來輸出具有任意相位的時(shí)鐘。
[0004] 例如，下述專利文獻(xiàn)1公開了具備擴(kuò)頻功能的時(shí)鐘發(fā)生器。下述專利文獻(xiàn)1中公 開的時(shí)鐘發(fā)生器的特征在于，具備：多相時(shí)鐘發(fā)生單元，基于基準(zhǔn)時(shí)鐘信號與反饋時(shí)鐘信號 的相位差生成多相的時(shí)鐘信號并輸出相位相鄰的兩個(gè)時(shí)鐘信號；調(diào)制波形數(shù)據(jù)存儲(chǔ)單元， 存儲(chǔ)用于調(diào)頻的相位階躍階段性變化的調(diào)制波形數(shù)據(jù)；校正單元，輸出校正上述調(diào)制波形 數(shù)據(jù)的各相位階躍的相位的相位校正數(shù)據(jù)；基于上述相位校正數(shù)據(jù)和調(diào)制波形數(shù)據(jù)對上述 兩個(gè)時(shí)鐘信號間的相位進(jìn)行插值；相位插值單元，生成經(jīng)插值的時(shí)鐘信號并將插值后的時(shí) 鐘信號提供給上述多相時(shí)鐘發(fā)生單元。
[0005] 另外，例如，下述專利文獻(xiàn)2公開了數(shù)字DLL(DelayLockedLoop:延遲鎖相環(huán)）電 路。下述專利文獻(xiàn)2中公開的數(shù)字DLL電路的特征在于，具備：保持延遲目標(biāo)值的寄存器、 振蕩器、為了決定測定周期而對外部的基準(zhǔn)時(shí)鐘或上述振蕩器的振蕩輸出進(jìn)行計(jì)數(shù)的第一 計(jì)數(shù)器、在每個(gè)由上述第一計(jì)數(shù)器確定的一個(gè)測定周期對上述振蕩器的振蕩輸出或外部的 基準(zhǔn)時(shí)鐘進(jìn)行計(jì)數(shù)的第二計(jì)數(shù)器、數(shù)字控制的可變延遲電路、基于上述第一計(jì)數(shù)器的計(jì)數(shù) 值對上述第一計(jì)數(shù)器和上述第二計(jì)數(shù)器進(jìn)行復(fù)位、啟動(dòng)、進(jìn)一步根據(jù)需要停止的控制，對上 述第二計(jì)數(shù)器的計(jì)數(shù)值和上述寄存器的延遲目標(biāo)值進(jìn)行數(shù)字運(yùn)算，將該運(yùn)算結(jié)果作為延遲 控制值提供給上述可變延遲電路的控制電路。
[0006] 現(xiàn)有技術(shù)文獻(xiàn)
[0007] 專利文獻(xiàn)
[0008] 專利文獻(xiàn)1:日本特開2010-206344號公報(bào)
[0009] 專利文獻(xiàn)2 :日本特開2007-228043號公報(bào)

【發(fā)明內(nèi)容】

[0010] 技術(shù)問題
[0011] 上述的專利文獻(xiàn)1中公開的時(shí)鐘發(fā)生器和專利文獻(xiàn)2中公開的包含數(shù)字DLL的時(shí) 鐘生成電路為了獲得具有任意相位的時(shí)鐘均使用了多路復(fù)用器。因此，這樣的現(xiàn)有的時(shí)鐘 生成電路具有由高速時(shí)鐘輸入到多路復(fù)用器而引起整個(gè)芯片的功耗增大的課題。另外，現(xiàn) 有的時(shí)鐘生成電路還存在與電壓控制振蕩電路的各輸出級連接的控制電路（即，多路復(fù)用 器）由于自身的寄生電容而對電壓控制振蕩電路的振蕩頻率帶來不利影響的課題。此外， 現(xiàn)有的時(shí)鐘生成電路為了調(diào)整比電壓控制振蕩電路的各輸出級輸出的時(shí)鐘所具有的相位 更細(xì)小的相位而需要其他電路，因此還具有難以高精度調(diào)整時(shí)鐘的相位的課題。
[0012] 因此，本發(fā)明的目的在于提供能夠以低功耗調(diào)整時(shí)鐘的相位的時(shí)鐘生成電路。
[0013]另外，本發(fā)明的目的還在于提供能夠尚精度調(diào)整時(shí)鐘的相位的時(shí)鐘生成電路。
[0014]另外，本發(fā)明的目的還在于提供能夠降低控制電路對時(shí)鐘的振蕩頻率帶來的影響 的時(shí)鐘生成電路。

【發(fā)明內(nèi)容】

[0015]
[0016] 用于解決上述課題的本發(fā)明的構(gòu)成包含以下技術(shù)特征或發(fā)明特定事項(xiàng)。
[0017]SP，根據(jù)一個(gè)觀點(diǎn)的本發(fā)明為時(shí)鐘生成電路，具備：電壓控制振蕩電路，包含環(huán)狀 連接多個(gè)差分反相電路的環(huán)形振蕩器；和相位控制電路，在預(yù)定期間將所述多個(gè)差分反相 電路中屬于第一組的差分反相電路以外的屬于第二組的差分反相電路的輸出控制為第一 狀態(tài)或第二狀態(tài)，其中，屬于所述第二組的差分反相電路在所述第一狀態(tài)下從第一差分輸 出端輸出第一邏輯信號，并且從第二差分輸出端輸出第二邏輯信號；屬于所述第二組的差 分反相電路在所述第二狀態(tài)下從所述第一差分輸出端輸出所述第二邏輯信號，并且從所述 第二差分輸出端輸出所述第一邏輯信號。
[0018] 這里，優(yōu)選所述相位控制電路將屬于所述第一組的差分反相電路的輸出在所述預(yù) 定期間控制為第三狀態(tài)，屬于所述第一組的差分反相電路在所述第三狀態(tài)下對連接在前一 級的差分反相電路的輸出進(jìn)行邏輯非運(yùn)算，并將該邏輯非運(yùn)算的結(jié)果輸出到下一級的差分 反相電路。
[0019] 此外，優(yōu)選所述多個(gè)差分反相電路還分別具備：第一反相電路，對輸入到第一差分 輸入端的差分時(shí)鐘中的一個(gè)進(jìn)行邏輯非運(yùn)算，并將該邏輯非運(yùn)算的結(jié)果從所述第二差分輸 出端輸出；和第二反相電路，對輸入到第二差分輸入端的差分時(shí)鐘中的另一個(gè)進(jìn)行邏輯非 運(yùn)算，并將該邏輯非運(yùn)算的結(jié)果從所述第一差分輸出端輸出。
[0020] 另外，優(yōu)選所述多個(gè)差分反相電路還分別具備：第一電流路徑，連接在所述第一差 分輸出端與第一電源線之間；第二電流路徑，連接在所述第二差分輸出端與所述第一電源 線之間，其中，所述第一電流路徑和第二電流路徑在對應(yīng)的所述差分輸出端輸出所述第一 邏輯信號的情況下導(dǎo)通。
[0021 ] 另外，優(yōu)選所述多個(gè)差分反相電路分別還具備：第一電流路徑，連接在所述第一差 分輸出端與第二電源線之間；第二電流路徑，連接在所述第二差分輸出端與所述第二電源 線之間，其中，所述第一電流路徑和第二電流路徑在對應(yīng)的所述差分輸出端輸出所述第二 邏輯信號的情況下導(dǎo)通。
[0022] 另外，優(yōu)選所述相位控制電路在所述預(yù)定期間以與所述電壓控制振蕩電路輸出的 第一差分時(shí)鐘的周期成比例的預(yù)定的周期將屬于所述第二組的差分反相電路的輸出控制 為所述第一狀態(tài)或所述第二狀態(tài)。
[0023] 另外，優(yōu)選所述相位控制電路將具有所述多個(gè)差分反相電路的每一個(gè)與所述第一 狀態(tài)和所述第二狀態(tài)之間的對應(yīng)關(guān)系的信息的粗相位控制信號、以及具有所述預(yù)定期間的 信息的脈沖波形的細(xì)相位控制信號輸出到所述電壓控制振蕩電路，所述電壓控制振蕩電路 在所述細(xì)相位控制信號的脈沖波形的上升沿或下降沿，在相當(dāng)于所述細(xì)相位控制信號的脈 沖寬度的所述預(yù)定期間，將所述多個(gè)差分反相電路的輸出分別確定為根據(jù)所述對應(yīng)關(guān)系的 所述第一狀態(tài)或所述第二狀態(tài)。
[0024] 此外，優(yōu)選所述相位控制電路具備：相位設(shè)定電路，基于由外部要求的、所述電壓 控制振蕩電路輸出的第一差分時(shí)鐘的相位的調(diào)整角度，確定與所述多個(gè)差分反相電路的每 一個(gè)輸出的差分時(shí)鐘的相位差相關(guān)的細(xì)相位設(shè)定；差分延遲控制電路，將根據(jù)所述細(xì)相位 設(shè)定的第一延遲時(shí)間設(shè)置于第二差分時(shí)鐘，并作為第三差分時(shí)鐘輸出；延遲電路，對所述第 三差分時(shí)鐘設(shè)置與所述脈沖寬度對應(yīng)的第二延遲時(shí)間，并作為第四差分時(shí)鐘輸出；以及邏 輯電路，生成根據(jù)所述第三差分時(shí)鐘和所述第四差分時(shí)鐘的所述細(xì)相位控制信號，并將所 述細(xì)相位控制信號輸出到所述電壓控制振蕩電路。
[0025] 此外，優(yōu)選所述相位設(shè)定電路基于所述調(diào)整角度確定表示比所述細(xì)相位設(shè)定所表 示的相位差大的相位差的粗相位設(shè)定，所述相位控制電路與所述細(xì)相位控制信號同步地將 所述粗相位設(shè)定作為所述粗相位控制信號輸出到所述電壓控制振蕩電路。
[0026] 另外，優(yōu)選所述邏輯電路對所述第三差分時(shí)鐘和所述第四差分時(shí)鐘進(jìn)行異或運(yùn) 算，并將所述異或運(yùn)算的結(jié)果作為所述細(xì)相位控制信號輸出到所述電壓控制振蕩電路。
[0027] 另外，優(yōu)選所述相位設(shè)定電路將所述多個(gè)差分反相電路中與所述調(diào)整角度對應(yīng)的 差分反相電路確定為所述第一組，將所述多個(gè)差分反相電路中屬于所述第一組的差分反相 電路以外的差分反相電路確定為所述第二組，將屬于所述第二組的差分反相電路的輸出確 定為所述第一狀態(tài)或所述第二狀態(tài)，并將所述確定的多個(gè)差分反相電路的輸出的狀態(tài)作為 粗相位設(shè)定。
[0028] 此外，優(yōu)選所述相位設(shè)定電路將預(yù)定的計(jì)數(shù)值設(shè)為0,所述相位設(shè)定電路判斷所述 調(diào)整角度是否為180°以上，在判斷為所述調(diào)整角度是180°以上的情況下，在所述預(yù)定的 計(jì)數(shù)值上加1，所述相位設(shè)定電路判斷屬于所述第二組的一個(gè)差分反相電路是否在所述環(huán) 形振蕩器中位于屬于所述第一組的差分反相電路的后級，在判斷為所述一個(gè)差分反相電路 是在所述環(huán)形振蕩器中位于屬于所述第一組的差分反相電路的后級的情況下，在所述預(yù)定 的計(jì)數(shù)值上加1，所述相位設(shè)定電路判斷所述一個(gè)差分反相電路是否為在所述環(huán)形振蕩器 中從屬于所述第一組的差分反相電路開始計(jì)數(shù)位于奇數(shù)的一級，在判斷為所述一個(gè)差分反 相電路在所述環(huán)形振蕩器中從對應(yīng)于所述第一組的差分反相電路開始計(jì)數(shù)位于奇數(shù)的一 級的情況下，在所述預(yù)定的計(jì)數(shù)值上加1，所述相位設(shè)定電路判斷所述預(yù)定的計(jì)數(shù)值是否為 奇數(shù)，在判斷為所述預(yù)定的計(jì)數(shù)值是奇數(shù)的情況下，將所述一個(gè)差分反相電路的輸出確定 為所述第一狀態(tài)，在判斷為所述預(yù)定的計(jì)數(shù)值不是奇數(shù)的情況下，將所述一個(gè)差分反相電 路的輸出確定為所述第二狀態(tài)。
[0029] 另外，優(yōu)選所述時(shí)鐘生成電路為了控制所述環(huán)形振蕩器的振蕩頻率，還具備與所 述電壓控制振蕩電路的動(dòng)作對應(yīng)的頻率控制電路。
[0030] 此外，根據(jù)另一觀點(diǎn)的本發(fā)明為差分時(shí)鐘的相位的調(diào)整方法，所述調(diào)整方法是包 含環(huán)狀連接多個(gè)差分反相電路的環(huán)形振蕩器的電壓控制振蕩電路輸出的差分時(shí)鐘的相位 的調(diào)整方法，包含在預(yù)定期間將所述多個(gè)差分反相電路中屬于第一組的差分反相電路以外 的屬于第二組的差分反相電路的輸出控制為第一狀態(tài)或第二狀態(tài)，其中，屬于所述第二組 的差分反相電路在所述第一狀態(tài)下，從第一差分輸出端輸出第一邏輯信號，并且從第二差 分輸出端輸出第二邏輯信號；屬于所述第二組的差分反相電路在所述第二狀態(tài)下，從所述 第一差分輸出端輸出所述第二邏輯信號，并且從所述第二差分輸出端輸出所述第一邏輯信 號。
[0031] 技術(shù)效果
[0032] 根據(jù)本發(fā)明，時(shí)鐘生成電路能夠以低功耗調(diào)整時(shí)鐘的相位。
[0033] 另外，根據(jù)本發(fā)明，時(shí)鐘生成電路能夠高精度調(diào)整時(shí)鐘的相位。
[0034]另外，根據(jù)本發(fā)明，時(shí)鐘生成電路能夠降低控制電路對時(shí)鐘的振蕩頻率帶來的影 響，并且能夠調(diào)整差分時(shí)鐘的相位。
【附圖說明】
[0035] 通過參照【附圖說明】的以下的實(shí)施方式會(huì)使本發(fā)明的其他技術(shù)特征、目的和作用效 果或者優(yōu)點(diǎn)變得清楚。
[0036] 圖1是表示本發(fā)明的一個(gè)實(shí)施方式的時(shí)鐘生成電路的簡要構(gòu)成的一例的示意圖。
[0037] 圖2是表示本發(fā)明的一個(gè)實(shí)施方式的時(shí)鐘生成電路中的差分反相電路的一例的 示意圖。
[0038] 圖3是表示本發(fā)明的一個(gè)實(shí)施方式的時(shí)鐘生成電路中的差分反相電路的另一例 的示意圖。
[0039] 圖4是表示本發(fā)明的一個(gè)實(shí)施方式的時(shí)鐘生成電路中的各差分反相電路輸出的 各差分時(shí)鐘的相位的示意圖。
[0040] 圖5是本發(fā)明的一個(gè)實(shí)施方式的時(shí)鐘生成電路中的各種信號的時(shí)序圖。
[0041] 圖6是本發(fā)明的一個(gè)實(shí)施方式的時(shí)鐘生成電路中的各種信號的時(shí)序圖。
[0042] 圖7是本發(fā)明的一個(gè)實(shí)施方式的時(shí)鐘生成電路中的各種信號的時(shí)序圖。
[0043] 圖8是本發(fā)明的一個(gè)實(shí)施方式的時(shí)鐘生成電路中的各種信號的時(shí)序圖。
[0044] 圖9是表示本發(fā)明的一個(gè)實(shí)施方式的時(shí)鐘生成電路中的相位控制電路的一例的 示意圖。
[0045] 圖10是表示本發(fā)明的一個(gè)實(shí)施方式的時(shí)鐘生成電路中的差分延遲控制電路的一 例的示意圖。
[0046] 圖11是本發(fā)明的一個(gè)實(shí)施方式的時(shí)鐘生成電路中的差分延遲控制電路的各種控 制信號的時(shí)序圖。
[0047] 圖12是本發(fā)明的一個(gè)實(shí)施方式的時(shí)鐘生成電路中的相位控制電路的各種控制信 號的時(shí)序圖。
[0048] 圖13是表示本發(fā)明的一個(gè)實(shí)施方式的時(shí)鐘生成電路的脈沖生成電路的一例的示 意圖。
[0049] 圖14是本發(fā)明的一個(gè)實(shí)施方式的時(shí)鐘生成電路中的相位控制電路的各種控制信 號的時(shí)序圖。
[0050] 圖15是本發(fā)明的一個(gè)實(shí)施方式的時(shí)鐘生成電路中的相位控制電路的各種控制信 號的時(shí)序圖。
[0051] 圖16是本發(fā)明的一個(gè)實(shí)施方式的時(shí)鐘生成電路中的相位控制電路的各種控制信 號的時(shí)序圖。
[0052] 圖17是表示本發(fā)明的一個(gè)實(shí)施方式的時(shí)鐘生成電路中的頻率控制電路的一例的 示意圖。
[0053] 圖18是用于簡要說明本發(fā)明的一個(gè)實(shí)施方式的時(shí)鐘生成電路中的相位控制電路 的動(dòng)作的流程圖。
[0054] 圖19是用于簡要說明本發(fā)明的一個(gè)實(shí)施方式的時(shí)鐘生成電路中的相位控制電路 的動(dòng)作的流程圖。
[0055] 符號說明
[0056] 1 :時(shí)鐘生成電路
[0057] 10:電壓控制振蕩電路
[0058] 11 :差分反相控制電路
[0059] 12:差分反相電路
[0060] 121、122 :邏輯非電路
[0061] 13:差分放大電路
[0062] 20:相位控制電路
[0063] 21 :相位設(shè)定電路
[0064] 22:差分延遲控制電路
[0065] 221:延遲控制電路
[0066] 221U2212 :邏輯非電路
[0067] 23:分頻電路
[0068] 24、26:延遲電路
[0069] 25:輸出控制電路
[0070] 27:脈沖生成電路
[0071] 271 :正向脈沖生成電路
[0072] 271' ：負(fù)向脈沖生成電路
[0073] 28 :選擇電路
[0074] 30:頻率控制電路
[0075] 31 :相位比較器
[0076] 32:電荷栗電路
[0077] 33 :環(huán)路濾波器
[0078] 34 :電壓控制振蕩電路
[0079] 35:分頻電路
【具體實(shí)施方式】
[0080] 以下，參照附圖對本發(fā)明的實(shí)施方式進(jìn)行說明。
[0081] 應(yīng)予說明，在本說明書中，對于信號的狀態(tài)，將正邏輯定義為"1"，將負(fù)邏輯定義為 "0"。另外，將從正邏輯向負(fù)邏輯的變化定義為"下降沿"，將從負(fù)邏輯向正邏輯的變化定義 為"上升沿"。應(yīng)予說明，對于差分信號的狀態(tài)（即，"0"和"1"或"上升沿"和"下降沿"）， 是根據(jù)該差分信號中正向信號的狀態(tài)來表示的，并省略對該差分信號中負(fù)向信號的狀態(tài)的 說明。
[0082] 圖1是表示本發(fā)明的一個(gè)實(shí)施方式的時(shí)鐘生成電路的簡要構(gòu)成的一例的示意圖。 如該圖所示，本實(shí)施方式的時(shí)鐘生成電路1通過例如包含電壓控制振蕩電路10、相位控制 電路20、頻率控制電路30的構(gòu)成而實(shí)現(xiàn)。
[0083] 電壓控制振蕩電路10是環(huán)狀連接多個(gè)差分反相電路12的環(huán)形振蕩器。電壓控制 振蕩電路10的構(gòu)成例如包含多個(gè)差分反相控制電路11、與該差分反相控制電路11分別對 應(yīng)的多個(gè)差分反相電路12、差分放大電路13。電壓控制振蕩電路10生成具有由相位控制 電路20確定的相位和由頻率控制電路30確定的頻率的差分時(shí)鐘CLKP和CLKN，并將該差分 時(shí)鐘輸出到外部。
[0084] 具體地，電壓控制振蕩電路10生成具有基于從相位控制電路20分別輸入到細(xì)端 FINE和粗端CRS的細(xì)相位控制信號FINE_CT和粗相位控制信號CRS_CT確定的相位和基于 從頻率控制電路30輸入到頻率端FRQ的頻率控制信號FRQ_CT確定的頻率的差分時(shí)鐘CLKP 和CLKN，并將該差分時(shí)鐘CLKP和CLKN分別從時(shí)鐘端CP和CN輸出到外部。
[0085] 應(yīng)予說明，在本例中，雖然將八個(gè)差分反相控制電路11和差分反相電路12 (S卩，差 分反相控制電路11(1)~11(8)和差分反相電路12(1)~12(8))設(shè)置于電壓控制振蕩電 路10,但是并不限于此，也可以在電壓控制振蕩電路10中設(shè)置任意數(shù)量的差分反相控制電 路11和差分反相電路12。
[0086] 差分反相控制電路11在基于從相位控制電路20輸出的細(xì)相位控制信號FINE_CT 的時(shí)刻，生成根據(jù)從相位控制電路20輸出的粗相位控制信號CRS_CT的狀態(tài)中對于對應(yīng)的 差分反相電路12的控制內(nèi)容的開關(guān)信號SWA和SWB，并將該信號輸出到對應(yīng)的差分反相電 路12。
[0087] 具體地，差分反相控制電路11確認(rèn)從相位控制電路20輸出的粗相位控制信號 CRS_CT的狀態(tài)。差分反相控制電路11在判斷為粗相位控制信號CRS_CT的狀態(tài)中對于對應(yīng) 的差分反相電路12的控制內(nèi)容表示例如"非控制"的情況下，差分反相控制電路11將開關(guān) 信號SWA和SWB的狀態(tài)均設(shè)例如是" 1"，并將該信號從輸出端oa和ob分別輸出到對應(yīng)的差 分反相電路12的輸入端a和b。
[0088] 另外，差分反相控制電路11在判斷為粗相位控制信號CRS_CT的狀態(tài)中對于對應(yīng) 的差分反相電路12的控制內(nèi)容表示例如"正邏輯控制"的情況下，差分反向控制電路11將 開關(guān)信號SWA和SWB的狀態(tài)分別設(shè)例如是" 1"和"0"，并將該信號從輸出端oa和ob分別輸 出到對應(yīng)的差分反相電路12的輸入端a和b。
[0089] 另外，差分反相控制電路11在判斷為粗相位控制信號CRS_CT的狀態(tài)中對于對應(yīng) 的差分反相電路12的控制內(nèi)容表示例如"負(fù)邏輯控制"的情況下，差分反相控制電路11將 開關(guān)信號SWA和SWB的狀態(tài)分別設(shè)例如是"0"和" 1"，并將該信號從輸出端oa和ob分別輸 出到對應(yīng)的差分反相電路12的輸入端a和b。
[0090] 差分反相電路12例如是運(yùn)算放大器，通過環(huán)狀連接多個(gè)該電路而構(gòu)成環(huán)形振蕩 器。該環(huán)形振蕩器生成具有基于從頻率控制電路30輸出的頻率控制信號FRQ_CT的頻率和 基于從差分反相控制電路11分別輸出到對應(yīng)的差分反相電路12的開關(guān)信號SWA和SWB的 相位的差分時(shí)鐘，并將該時(shí)鐘輸出到差分放大電路13。