狀態(tài)的變化如圖5中所說明，因此，省略其說 明。在t3時(shí)刻，相位控制電路20輸出脈沖波形的細(xì)相位控制信號FINE_CT。在t3時(shí)刻，從 電壓控制振蕩電路10輸出的差分時(shí)鐘CLKP和CLKN的上升沿相對于細(xì)相位控制信號FINE_ CT的脈沖的上升沿具有延遲了約270°的相位。
[0180] 在t4時(shí)刻，相位控制電路20輸出脈沖波形的細(xì)相位控制信號FINE_CT。在t4時(shí) 亥IJ，從電壓控制振蕩電路10輸出的差分時(shí)鐘CLKP和CLKN的上升沿相對于細(xì)相位控制信號 FINE_CT的脈沖的上升沿具有延遲了 270°的相位。在t4時(shí)刻的差分時(shí)鐘CLKP和CLKN與 細(xì)相位控制信號FINE_CT之間的相位差的精度比t3時(shí)刻高。
[0181] S卩，本發(fā)明的一個(gè)實(shí)施方式的時(shí)鐘生成電路1在調(diào)整差分時(shí)鐘CLKP和CLKN的相 位時(shí)，通過利用相同的設(shè)定來進(jìn)行該相位的調(diào)整，能夠使該相位的調(diào)整精度更高。
[0182] 圖8是本發(fā)明的一個(gè)實(shí)施方式的時(shí)鐘生成電路中的各種信號的時(shí)序圖。更具體地 說，圖8是在本發(fā)明的一個(gè)實(shí)施方式的時(shí)鐘生成電路1中，變更相位控制電路20輸出脈沖 波形的細(xì)相位控制信號FINE_CT的時(shí)刻的情況下的各種信號的時(shí)序圖。
[0183] 在該圖中，將延遲相位控制電路20輸出脈沖波形的細(xì)相位控制信號FINE_CT的時(shí) 刻的情況下的細(xì)相位控制信號定義為細(xì)相位控制信號FINE_CT'。另外，將細(xì)相位控制信號 FINE_CT'的正向和負(fù)向的信號分別定義為細(xì)相位控制信號FINE_CT'（1)和FINE_CT'（2)。 另外，將在延遲相位控制電路20輸出脈沖波形的細(xì)相位控制信號FINE_CT的時(shí)刻的情況下 時(shí)鐘生成電路1輸出的差分時(shí)鐘定義為差分時(shí)鐘CLKP'和CLKN'。
[0184] 如該圖所示，在延遲相位控制電路20輸出脈沖波形的細(xì)相位控制信號FINE_CT的 時(shí)刻的情況下，時(shí)鐘生成電路1輸出的差分時(shí)鐘CLKP和CLKN的相位隨著細(xì)相位控制信號 FINE_CT的脈沖發(fā)生的延遲而延遲。
[0185] 本發(fā)明的一個(gè)實(shí)施方式的時(shí)鐘生成電路1通過控制相位控制電路20輸出脈沖波 形的細(xì)相位控制信號FINE_CT的時(shí)刻，能夠調(diào)整差分時(shí)鐘CLKP和CLKN的相位。另外，如上 所述，時(shí)鐘生成電路1通過利用粗相位控制信號CRS_CT控制電壓控制振蕩電路10的各差 分反相電路12的輸出的狀態(tài)，能夠?qū)⒉罘謺r(shí)鐘CLKP和CLKN的相位調(diào)整為所希望的相位。 因此，本發(fā)明的一個(gè)實(shí)施方式的時(shí)鐘生成電路1通過組合利用粗相位控制信號CRS_CT的相 位的調(diào)整方法和利用細(xì)相位控制信號FINE_CT的相位的調(diào)整方法，能夠更高精度地調(diào)整差 分時(shí)鐘CLKP和CLKN的相位。
[0186] 圖9是表示本發(fā)明的一個(gè)實(shí)施方式的時(shí)鐘生成電路中的相位控制電路的一例的 示意圖。如該圖所示，相位控制電路20構(gòu)成為包含相位設(shè)定電路21、差分延遲控制電路22、 分頻電路23、延遲電路24和26、輸出控制電路25、脈沖生成電路27、選擇電路28。
[0187] 相位設(shè)定電路21，基于例如來自外部的相位設(shè)定要求來設(shè)定電壓控制振蕩電路 10輸出的差分時(shí)鐘CLKP和CLKN的相位，在該相位設(shè)定中，分別將粗相位設(shè)定作為粗相位設(shè) 定信號CRS_ST輸出到輸出控制電路25,將細(xì)相位設(shè)定作為細(xì)相位設(shè)定信號FINE_ST輸出到 延遲控制電路22。
[0188] 具體地，相位設(shè)定電路21基于例如來自外部的相位設(shè)定要求，針對各差分反相電 路12選擇"不進(jìn)行輸出控制"、"將差分輸出端op和on的狀態(tài)分別控制為"1"和以 及"將差分輸出端op和on的狀態(tài)分別控制為"0"和"1""中的任一個(gè)。相位設(shè)定電路21 生成具有與該選擇結(jié)果分別對應(yīng)的"非控制"、"正邏輯控制"以及"負(fù)邏輯控制"的狀態(tài)的 粗相位設(shè)定信號CRS_ST，并將該信號輸出到輸出控制電路25的數(shù)據(jù)端D。粗相位設(shè)定信號 CRS_ST例如是多位信號或并行信號，粗相位設(shè)定信號CRS_ST的各位或各信號表示與進(jìn)行 輸出的控制的各差分反相電路12對應(yīng)的粗相位設(shè)定。
[0189] 應(yīng)予說明，粗相位設(shè)定是與電壓控制振蕩電路10中的各差分反相電路12輸出的 各差分時(shí)鐘對應(yīng)的相位設(shè)定。通過粗相位設(shè)定能夠設(shè)定的相位比細(xì)相位設(shè)定要大，能夠設(shè) 定為與將360°除以（差分反相電路12的數(shù)量X2)而得的值的級別對應(yīng)的相位。另外，細(xì) 相位設(shè)定是用于在該差分時(shí)鐘中加上粗相位設(shè)定并進(jìn)行進(jìn)一步微調(diào)的相位設(shè)定。通過細(xì)相 位設(shè)定能夠設(shè)定的相位比粗相位設(shè)定小，能夠設(shè)定為與預(yù)定的級別對應(yīng)的相位。
[0190] 差分延遲控制電路22例如是能夠控制輸出信號相對于輸入信號的延遲時(shí)間的 差分反相電路，對預(yù)定的差分時(shí)鐘CLK設(shè)置與從相位設(shè)定電路21輸出的細(xì)相位設(shè)定信號 FINE_ST對應(yīng)的延遲時(shí)間，并將該差分時(shí)鐘作為細(xì)相位差分時(shí)鐘CLK_FINE輸出到分頻電路 23〇
[0191] 分頻電路23接收從差分延遲控制電路22輸出的細(xì)相位差分時(shí)鐘CLK_FINE，通過 對該細(xì)相位差分時(shí)鐘CLK_FINE中的細(xì)相位時(shí)鐘CLK_FINE(1)和CLK_FINE(2)分別按照預(yù) 定的分頻比進(jìn)行分頻，從而生成差分時(shí)鐘CKA和移位差分時(shí)鐘CKA_SF。分頻電路23分別將 差分時(shí)鐘CKA輸出到脈沖生成電路27的時(shí)鐘端CK和延遲電路26,將移位差分時(shí)鐘CKA_SF 輸出到延遲電路24。
[0192] 延遲電路24例如是差分緩沖器，根據(jù)從分頻電路23輸出的移位差分時(shí)鐘CKA_SF 生成用于使粗相位控制信號CRS_CT和細(xì)相位控制信號FINE_CT同步的延遲差分時(shí)鐘CKA_ DL，并將該時(shí)鐘輸出到輸出控制電路25和選擇電路28。具體地，延遲電路24對從分頻電路 23輸出的移位差分時(shí)鐘CKA_SF設(shè)置預(yù)定的延遲時(shí)間，作為延遲差分時(shí)鐘CKA_DL輸出到輸 出控制電路25的時(shí)鐘端CK和選擇電路28的選擇端SL。
[0193] 輸出控制電路25例如是D型觸發(fā)器，基于延遲差分時(shí)鐘CKA_DL，將粗相位設(shè)定信 號CRS_ST作為粗相位控制信號CRS_CT輸出到電壓控制振蕩電路10的粗端CRS。具體地， 輸出控制電路25基于從延遲電路24輸出到時(shí)鐘端CK的延遲差分時(shí)鐘CKA_DL將從相位設(shè) 定電路21輸出到數(shù)據(jù)端D的粗相位設(shè)定信號CRS_ST作為粗相位控制信號CRS_CT，并將該 信號從輸出端Q輸出到電壓控制振蕩電路10的粗端CRS。
[0194] 延遲電路26例如是差分緩沖器，對輸入信號設(shè)置與細(xì)相位控制信號FINE_CT的脈 沖寬度對應(yīng)的延遲時(shí)間△dl，并作為輸出信號輸出。具體地，延遲電路26對從分頻電路23 輸出的差分時(shí)鐘CKA設(shè)置與細(xì)相位控制信號FINE_CT的脈沖寬度對應(yīng)的延遲時(shí)間△dl，作 為差分時(shí)鐘CKB輸出到脈沖生成電路27的脈沖寬度端WID。
[0195] 脈沖生成電路27和選擇電路28構(gòu)成差分異或電路。差分異或電路為邏輯電路，用 來判斷從分頻電路23輸出的差分時(shí)鐘CKA和從延遲電路26輸出的差分時(shí)鐘CKB的狀態(tài)。 差分異或電路在判斷為差分時(shí)鐘CKA和CKB的狀態(tài)一致的情況下，生成其狀態(tài)為"0"的細(xì) 相位控制信號FINE_CT。另一方面，差分異或電路在判斷差分時(shí)鐘CKA和CKB的狀態(tài)不同的 情況下，生成其狀態(tài)為" 1"的細(xì)相位控制信號FINE_CT。并且，差分異或電路將生成的細(xì)相 位控制信號FINE_CT輸出到電壓控制振蕩電路10。
[0196] 脈沖生成電路27基于從分頻電路23輸出的差分時(shí)鐘CKA和從延遲電路26輸出 的差分時(shí)鐘CKB生成相位各不相同的差分脈沖信號PLSJ^PPLS_D，并將所述信號輸出到選 擇電路28。
[0197] 具體地，脈沖生成電路27基于從分頻電路23輸出到時(shí)鐘端CK的差分時(shí)鐘CKA和 從延遲電路26輸出到脈沖寬度端WID的差分時(shí)鐘CKB生成差分脈沖信號PLS_C和PLS_D， 并將該信號分別從差分輸出端PC和Η)輸出到選擇電路28的輸入端A0和A1。這里，差分 脈沖信號PLS_C與差分時(shí)鐘CKA的上升沿同步，差分脈沖信號PLS_D與差分時(shí)鐘CKA的下降 沿同步。另外，差分脈沖信號PLS_C和PLS_D的脈沖寬度基于延遲電路26對差分時(shí)鐘CKA 設(shè)置的延遲時(shí)間來確定。
[0198] 選擇電路28例如是多路復(fù)用器，根據(jù)延遲差分時(shí)鐘CKA_DL的狀態(tài)選擇差分脈沖 信號PLS_C和PLS_D中的任一個(gè)，并將該選擇的信號作為細(xì)相位控制信號FINE_CT輸出到 電壓控制振蕩電路10的細(xì)端FINE。
[0199] 具體地，選擇電路28用來判斷從延遲電路24輸出的延遲差分時(shí)鐘CKA_DL的狀 態(tài)。選擇電路28在判斷延遲差分時(shí)鐘CKA_DL的狀態(tài)例如是"0"的情況下，將從脈沖生成 電路27輸出到輸入端A0的差分脈沖信號PLS_C作為細(xì)相位控制信號FINE_CT進(jìn)行選擇， 并將該選擇的信號從輸出端Y輸出到電壓控制振蕩電路10的細(xì)端FINE。另一方面，選擇電 路28在判斷為延遲差分時(shí)鐘CKA_DL的狀態(tài)例如是"1"的情況下，將從脈沖生成電路27輸 出到輸入端A1的差分脈沖信號PLS_D選擇為細(xì)相位控制信號FINE_CT，將該選擇的信號從 輸出端Y輸出到電壓控制振蕩電路10的細(xì)端FINE。
[0200] 圖10是表示本發(fā)明的一個(gè)實(shí)施方式的時(shí)鐘生成電路中的差分延遲控制電路的一 例的示意圖。如該圖所示，差分延遲控制電路22構(gòu)成為包含延遲控制電路221和221'。應(yīng) 予說明，在本說明書中，將細(xì)相位差分時(shí)鐘CLK_FINE的正向和負(fù)向的時(shí)鐘分別定義為細(xì)相 位時(shí)鐘CLK_FINE(1)和CLK_FINE(2)，將差分時(shí)鐘CLK的正向和負(fù)向的時(shí)鐘分別定義為時(shí)鐘 CLK(l)和CLK(2) 〇
[0201] 延遲控制電路221是能夠控制輸出信號相對于輸入信號的延遲時(shí)間的反相電路， 其構(gòu)成包含例如邏輯非電路2211和2212、可變電阻R1和R2、晶體管TR15和TR16。另外， 就延遲控制電路221'而言，其構(gòu)成包含例如邏輯非電路2211'和2212'、可變電阻R1'和 R2'、晶體管TR15'和TR16'。如上所述，延遲控制電路221和221'構(gòu)成差分延遲控制電路 22。延遲控制電路221和221'分別對時(shí)鐘CLK(l)和CLK(2)設(shè)置與細(xì)相位設(shè)定信號FINE_ ST對應(yīng)的延遲時(shí)間，再進(jìn)行邏輯非運(yùn)算，并將該時(shí)鐘分別作為細(xì)相位時(shí)鐘CLK_FINE⑴和 CLK_FINE⑵輸出到分頻電路23。
[0202] 邏輯非電路2211和2212例如是反相電路，用來減小來自與延遲控制電路221的 前一級和下一級連接的電路的對延遲控制電路221的影響。具體地，邏輯非電路2211對時(shí) 鐘CLK(l)進(jìn)行邏輯非運(yùn)算，作為反相時(shí)鐘NCLK(l)將該時(shí)鐘輸出到晶體管TR15和TR16的 柵極，同時(shí)減小來自連接在前一級的電路的對延遲控制電路221的影響。另外，邏輯非電路 2212對反相細(xì)相位時(shí)鐘NCLK_FINE(1)進(jìn)行邏輯非運(yùn)算，作為細(xì)相位時(shí)鐘CLK_FINE(1)將該 時(shí)鐘輸出到分頻電路23,同時(shí)減小來自分頻電路23的對延遲控制電路221的影響。
[0203] 晶體管TR15和TR16構(gòu)成反相電路，對從邏輯非電路2211輸出的反相時(shí)鐘 NCLK(1)進(jìn)行邏輯非運(yùn)算，再通過設(shè)置基于后述的可變電阻R1和R2而確定的延遲時(shí)間生成 反相細(xì)相位時(shí)鐘NCLK_FINE(1)，并將該時(shí)鐘從晶體管TR15和TR16的漏極輸出到邏輯非電 路 2212。
[0204] 晶體管TR15例如是P型晶體管。具體地，晶體管TR15基于反相時(shí)鐘NCLK⑴來 切換從電源線VDD流過可變電阻R1和晶體管TR15的電流的導(dǎo)通/斷開。就晶體管TR15 而言，其漏極與邏輯非電路2212的輸入端和晶體管TR16的漏極連接，另一方面，其源極與 可變電阻R1連接，其柵極與邏輯非電路2211的輸出端和晶體管TR16的柵極連接。
[0205] 晶體管TR16例如是N型晶體管。具體地，晶體管TR16基于反相時(shí)鐘NCLK⑴來 切換從可變電阻R2和晶體管TR16流向接地線GND的電流的導(dǎo)通/斷開。就晶體管TR16 而言，其漏極與邏輯非電路2212的輸入端和晶體管TR15的漏極連接，另一方面，其源極與 可變電阻R2連接，其柵極與邏輯非電路2211的輸出端和晶體管TR15的柵極連接。
[0206] 可變電阻R1和R2例如是多晶硅電阻或擴(kuò)散電阻，通過基于細(xì)相位設(shè)定信號FINE_ ST來控制其電阻值，從而控制反相細(xì)相位時(shí)鐘NCLK_FINE⑴的占空比。具體地，就可變電 阻R1而言，其一端與電源線VDD連接，其另一端與晶體管TR15的源極連接。另外，就可變 電阻R2而言，其一端與接地線GND連接，其另一端與晶體管TR16的源極連接。在延遲控制 電路221對反相時(shí)鐘NCLK(1)設(shè)置的延遲時(shí)間中，上升時(shí)的延遲時(shí)間隨著可變電阻R1的電 阻值越大而變得越大，隨著可變電阻R1的電阻值越小而變得越小。另一方面，在延遲控制 電路221對反相時(shí)鐘NCLK(1)設(shè)置的延遲時(shí)間中，下降時(shí)的延遲時(shí)間隨著可變電阻R2的電 阻值越大而變得越大，隨著可變電阻R2的電阻值越小而變得越小。
[0207] 可變電阻R1和R2的電阻值的合計(jì)通過細(xì)相位設(shè)定信號FINE_ST以通常為一定值 (例如5&Ω])的方式進(jìn)行控制。即，如果可變電阻R1的電阻值上升，則可變電阻R2的電 阻值下降，另一方面，如果可變電阻R1的電阻值下降，則可變電阻R2的電阻值上升。
[0208] 延遲控制電路221'通過在延遲控制電路221中分別交換可變電阻R1和R2而構(gòu) 成。這是因?yàn)橥ㄟ^輸入到延遲控制電路221和221'的時(shí)鐘CLK(l)和CLK(2)分別為相反相 位，從而優(yōu)選使細(xì)相位時(shí)鐘CLK_FINE(1)的上升時(shí)和下降時(shí)的延遲時(shí)間與細(xì)相位時(shí)鐘CLK_ FINE(2)的下降時(shí)和上升時(shí)的延遲時(shí)間分別一致。應(yīng)予說明，關(guān)于延遲控制電路221'的動(dòng) 作，由于與延遲控制電路221相同，所以省略其說明。
[0209] 假設(shè)可變電阻R1和R2能夠以例如64個(gè)等級（6bit)改變其電阻值。在這種情況 下，延遲控制電路221以通過可變電阻R1和R2能夠使細(xì)相位時(shí)鐘CLK_FINE(1)的占空比 改變約±15%的方式來確定可變電阻R1和R2的電阻值。細(xì)相位差分時(shí)鐘CLK_FINE在分 頻電路23被二分頻，在延遲電路24中被延遲而成為延遲差分時(shí)鐘CKA_DL。由此，延遲控制 電路221通過將細(xì)相位差分時(shí)鐘CLK_FINE的占空比在± 15%的范圍內(nèi)變更，從而使延遲差 分時(shí)鐘CKA_DL的相位變更±27°。
[0210] 在通過延遲控制電路221使延遲差分時(shí)鐘CKA_DL的相位變更±27%的情況下， 時(shí)鐘生成電路1通過細(xì)相位控制信號FINE_CT，能夠?qū)⒉罘謺r(shí)鐘CLKP和CLKN的相位將 27°X2為54°的范圍控制在64個(gè)等級（S卩，線性擬合約為Γ的級別）。在這種情況下， 將電壓控制振蕩電路10的環(huán)形振蕩器的差分反相電路12的數(shù)量設(shè)為四個(gè)，通過從各差分 反相電路12輸出相位分別相差45°的差分時(shí)鐘，從而能夠使時(shí)鐘生成電路1將差分時(shí)鐘 CLKP和CLKN的相位以每Γ的方式從Γ調(diào)整到360°。
[0211] 在本例中，考慮到余量，將電壓控制振蕩電路10的環(huán)形振蕩器的差分反相電路12 的數(shù)量設(shè)為八個(gè)，且各差分反相電路12輸出相位分別相差22. 5°的差分時(shí)鐘。本例中的 時(shí)鐘生成電路1能夠?qū)⒉罘謺r(shí)鐘CLKP和CLKN的相位以每Γ的方式從Γ調(diào)整到360°。 應(yīng)予說明，如上所述，差分反相電路12的數(shù)量并不限于此，可以設(shè)為任意數(shù)量。
[0212] 圖11是本發(fā)明的一個(gè)實(shí)施方式的時(shí)鐘生成電路中的差分延遲控制電路的各種控 制信號的時(shí)序圖。在如該圖所示的反相時(shí)鐘NCLK(l)輸入到晶體管TR15和TR16的柵極的 情況下，晶體管TR15和TR16將根據(jù)可變電阻R1和R2的電阻值得到的延遲時(shí)間設(shè)置于反 相時(shí)鐘NCLK(l)，作為反相細(xì)相位時(shí)鐘NCLK_FINE(1)輸出到邏輯非電路2212。
[0213] 在可變電阻R1的電阻值大、可變電阻R2的電阻值小的情況下，晶體管TR15和 TR16生成該圖的虛線所示的反相細(xì)相位時(shí)鐘NCLK_FINE(1)，并將該信號輸出到邏輯非電 路2212。并且，邏輯非電路2212根據(jù)虛線所示的反相細(xì)相位時(shí)鐘NCLK_FINE(1)生成虛線 所示的細(xì)相位時(shí)鐘CLK_FINE(1)，并輸出到分頻電路23。
[0214] 另一方面，在可變電阻R1的電阻值小、可變電阻R2的電阻值大的情況下，晶體管 TR15和TR16生成該圖的實(shí)線所示的反相細(xì)相位時(shí)鐘NCLK_FINE(1)，并將該信號輸出到邏 輯非電路2212。并且，邏輯非電路2212根據(jù)實(shí)線所示的反相細(xì)相位時(shí)鐘NCLK_FINE(1)生 成實(shí)線所示的細(xì)相位時(shí)鐘CLK_FINE(1)，并輸出到分頻電路23。
[0215] 另外，在反相時(shí)鐘NCLK(2)輸入到晶體管TR15'和TR16'的柵極的情況下，晶體 管TR15'和TR16'將根據(jù)可變電阻R1'和R2'的電阻值得到的延遲時(shí)間設(shè)置于反相時(shí)鐘 NCLK(2)，作為反相細(xì)相位時(shí)鐘NCLK_FINE(2)輸出到邏輯非電路2212'。
[0216] 在可變電阻R1'的電阻值大、可變電阻R2'的電阻值小的情況下，晶體管TR15'和 TR16'生成該圖的實(shí)線所示的反相細(xì)相位時(shí)鐘NCLK_FINE(2)，并輸出到邏輯非電路2212'。 并且，邏輯非電路2212'根據(jù)實(shí)線所示的反相細(xì)相位時(shí)鐘NCLK_FINE(2)生成實(shí)線所示的細(xì) 相位時(shí)鐘CLK_FINE(2)，并輸出到分頻電路23。
[0217] 另一方面，在可變電阻R1'的電阻值小、可變電阻R2'的電阻值大的情況下，晶體 管TR15'和TR16'生成該圖的虛線所示的反相細(xì)相位時(shí)鐘NCLK_FINE(2)，并輸出到邏輯非 電路2212'。并且，邏輯非電路2212'根據(jù)虛線所示的反相細(xì)相位時(shí)鐘NCLK_FINE(2)生成 虛線所示的細(xì)相位時(shí)鐘CLK_FINE(2)，并輸出到分頻電路23。
[0218] 圖12是本發(fā)明的一個(gè)實(shí)施方式的時(shí)鐘生成電路中的相位控制電路的各種控制信 號的時(shí)序圖。更具體地說，圖12是表示在本發(fā)明的一個(gè)實(shí)施方式的時(shí)鐘生成電路1的相位 控制電路20中，輸入到分頻電路23的細(xì)相位差分時(shí)鐘CLK_FINE、從分頻電路23輸出的移 位差分時(shí)鐘CKA_SF和差分時(shí)鐘CKA以及從延遲電路26輸出的差分時(shí)鐘CKB之間的關(guān)系的 時(shí)序圖。
[0219] 應(yīng)予說明，在本說明書中，將差分時(shí)鐘CKA的正向和負(fù)向的時(shí)鐘分別定義為時(shí)鐘 CKA⑴和CKA(2)。另外，將差分時(shí)鐘CKB的正向和負(fù)向的時(shí)鐘分別定義為時(shí)鐘CKB⑴和 CKB(2)。另外，將移位差分時(shí)鐘CKA_SF的正向和負(fù)向的時(shí)鐘分別定義為移位時(shí)鐘CKA_ SF