一種同時(shí)實(shí)現(xiàn)占空比矯正和延遲鎖相的延遲鎖相環(huán)電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及延遲鎖相環(huán)和占空比矯正技術(shù)領(lǐng)域，特別涉及一種同時(shí)實(shí)現(xiàn)占空比矯正和延遲鎖相的延遲鎖相環(huán)電路。
【背景技術(shù)】
[0002]延遲鎖相環(huán)(DLL)和占空比矯正(DCC)電路廣泛用于微處理器、存儲(chǔ)器接口、芯片之間的接口和大規(guī)模集成電路的時(shí)鐘分布網(wǎng)絡(luò)。DLL用于時(shí)鐘同步來解決時(shí)鐘的偏斜問題，使得芯片內(nèi)部或芯片之間的時(shí)鐘延遲有足夠的余量，從而提高系統(tǒng)的時(shí)序功能。DCC用于調(diào)整時(shí)鐘的占空比(通常為50%)，使時(shí)鐘的上升沿和下降沿都可用于采樣數(shù)據(jù)，從而提高信號(hào)的傳輸速率。DLL電路和DCC電路經(jīng)常會(huì)在各種應(yīng)用系統(tǒng)中配合使用，例如包含雙倍數(shù)據(jù)率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DDR SDRAM)的半導(dǎo)體存儲(chǔ)器件。
[0003]傳統(tǒng)的DLL和DCC電路
[0004]傳統(tǒng)的DLL和DCC電路通常應(yīng)用于系統(tǒng)的時(shí)鐘路徑，其結(jié)構(gòu)如圖1所示。輸入時(shí)鐘首先輸入DLL電路，DLL輸出時(shí)鐘作為DCC輸入時(shí)鐘，DCC輸出時(shí)鐘通過時(shí)鐘傳輸電路，輸出最終輸出時(shí)鐘。
[0005]DLL電路工作原理:DLL電路由DLL延遲鏈、DLL鑒相器、DCC控制器和DLL反饋電路組成。
[0006]DLL的輸入時(shí)鐘經(jīng)過延遲鏈后產(chǎn)生DLL輸出時(shí)鐘，DLL輸出時(shí)鐘經(jīng)過DLL反饋延時(shí)后產(chǎn)生反饋時(shí)鐘，反饋時(shí)鐘與輸入時(shí)鐘均輸入至DLL鑒相器。DLL鑒相器對(duì)輸入時(shí)鐘和反饋時(shí)鐘進(jìn)行抽樣、比較，并將比較結(jié)果輸出給DLL控制器。DLL控制器根據(jù)比較結(jié)果調(diào)整可變延遲鏈的延時(shí)，實(shí)現(xiàn)反饋時(shí)鐘與輸入時(shí)鐘的相位對(duì)齊，從而得到與輸入時(shí)鐘具有特定延時(shí)要求的輸出時(shí)鐘。
[0007]傳統(tǒng)的DLL控制器由狀態(tài)機(jī)、濾波器和地址移位控制器組成，如圖2所示。DLL鑒相器輸出信號(hào)作為DLL控制器主要的輸入信號(hào)，用其來觸發(fā)狀態(tài)機(jī)，產(chǎn)生上升或下降信號(hào)，輸入濾波器進(jìn)行環(huán)路帶寬及穩(wěn)定性的調(diào)整，再通過地址移位控制器來調(diào)整DLL延遲鏈來控制延時(shí)時(shí)間。
[0008]DCC電路工作原理:DCC電路由兩個(gè)相同的延遲鏈(DCC延遲鏈I和DCC延遲鏈2)、DCC鑒相器、DCC控制器和上升沿觸發(fā)電路組成。
[0009]DCC輸入時(shí)鐘通過兩個(gè)相同的延遲鏈得到時(shí)鐘360 ACC輸入時(shí)鐘和時(shí)鐘360輸入到DCC鑒相器，受DCC鑒相器輸出和DCC控制器的控制，DCC延遲鏈I和DCC延遲鏈2會(huì)自動(dòng)調(diào)整延時(shí)時(shí)間，最終穩(wěn)定到時(shí)鐘360上升沿和輸入時(shí)鐘的下個(gè)周期上升沿對(duì)齊。達(dá)到穩(wěn)態(tài)之后，由于輸入時(shí)鐘的上升沿和時(shí)鐘360的上升沿相差一個(gè)周期(tclk)，故可知DCC延遲鏈I的輸出時(shí)鐘(時(shí)鐘180)的上升沿必然和輸入時(shí)鐘的上升沿相差半個(gè)周期。這樣，DCC輸入時(shí)鐘和時(shí)鐘180經(jīng)過上升沿觸發(fā)電路后，便可得到一個(gè)占空比50%的輸出時(shí)鐘信號(hào)。
[0010]傳統(tǒng)DLL和DCC電路工作原理:輸入時(shí)鐘首先經(jīng)過DLL電路進(jìn)行時(shí)鐘同步，然后通過DCC電路完成占空比矯正，再經(jīng)過時(shí)鐘傳輸電路輸出最終輸出時(shí)鐘。
[0011]傳統(tǒng)DLL和DCC電路缺點(diǎn):在此結(jié)構(gòu)中，可以看到DLL和DCC電路分別由獨(dú)立的電路來實(shí)現(xiàn)，電路較為復(fù)雜，規(guī)模較大。且輸入時(shí)鐘雖然經(jīng)過DLL和DCC電路，得到占空比50%的同步時(shí)鐘，但當(dāng)DCC輸出時(shí)鐘傳入至?xí)r鐘傳輸電路時(shí)，由于受到工藝溫度等客觀因素的影響，時(shí)鐘的傳輸會(huì)產(chǎn)生占空比失真，使整個(gè)系統(tǒng)的最終輸出時(shí)鐘不再能保證為理想的50 %占空比。

【發(fā)明內(nèi)容】

[0012]本發(fā)明的目的在于提供一種同時(shí)實(shí)現(xiàn)占空比矯正和延遲鎖相的延遲鎖相環(huán)電路，在傳統(tǒng)DLL電路結(jié)構(gòu)的基礎(chǔ)上進(jìn)行了改進(jìn)，使其同時(shí)實(shí)現(xiàn)DLL和DCC功能，大大的簡(jiǎn)化了 DLL和DCC電路，并能保證最終輸出時(shí)鐘的占空比為50 %。
[0013]為了實(shí)現(xiàn)上述目的，本發(fā)明采用如下技術(shù)方案:
[0014]一種同時(shí)實(shí)現(xiàn)占空比矯正和延遲鎖相的延遲鎖相環(huán)電路，包括DLLDCC延遲鏈、DLLDCC控制器、DLL鑒相器、占空比檢測(cè)電路和DLL反饋電路;輸入時(shí)鐘連接DLLDCC延遲鏈的輸入端和DLL鑒相器的第一輸入端;DLL反饋電路的輸入端連接DLLDCC延遲鏈輸出的輸出時(shí)鐘;DLL反饋電路的輸出端連接DLL鑒相器的第二輸入端;DLL鑒相器的輸出端通過DLLDCC控制器連接DLLDCC延遲鏈；占空比檢測(cè)電路的輸入端連接一種同時(shí)實(shí)現(xiàn)占空比矯正和延遲鎖相的延遲鎖相環(huán)電路的最終輸出時(shí)鐘，占空比檢測(cè)電路的輸出端連接DLLDCC控制器。
[0015]進(jìn)一步的，所述最終輸出時(shí)鐘為DLLDCC延遲鏈直接輸出的輸出時(shí)鐘。
[0016]進(jìn)一步的，所述最終輸出時(shí)鐘為DLLDCC延遲鏈直接輸出的輸出時(shí)鐘經(jīng)時(shí)鐘傳輸路徑后的輸出時(shí)鐘。
[0017]進(jìn)一步的，DLLDCC控制器包括狀態(tài)機(jī)、濾波器、上升沿地址移位控制器和下降沿地址移位控制器組成，DLLDCC延遲鏈包括DLLDCC上升沿遲鏈、DLLDCC下降延遲鏈和沿觸發(fā)電路;狀態(tài)機(jī)的輸入端連接DLL鑒相器輸出的DLL鑒相信號(hào)；狀態(tài)機(jī)的輸出端通過濾波器連接上升沿地址移位控制器的輸入端和下降沿地址移位控制器的一個(gè)輸入端；下降沿地址移位控制器的另一輸入端連接占空比檢測(cè)電路的輸出端輸出的DCC檢測(cè)信號(hào)；上升沿地址移位控制器的輸出端和下降沿地址移位控制器的輸出端分別連接DLLDCC上升延遲鏈和DLLDCC下降延遲鏈;DLLDCC上升沿遲鏈的輸入端和DLLDCC下降延遲鏈的輸入端均連接輸入時(shí)鐘，DLLDCC上升沿遲鏈的輸出端和DLLDCC下降延遲鏈的輸出端連接沿觸發(fā)電路的輸入端，沿觸發(fā)電路的輸出端輸出DLLDCC輸出時(shí)鐘。
[0018]進(jìn)一步的，DLL鑒相器輸出信號(hào)作為DLLDCC控制器輸入信號(hào)，用其來觸發(fā)狀態(tài)機(jī)，產(chǎn)生上升或下降信號(hào)，輸入濾波器進(jìn)行環(huán)路帶寬及穩(wěn)定性的調(diào)整，再通過上升沿地址移位控制器調(diào)整DLLDCC上升延時(shí)鏈來決定輸入時(shí)鐘上升沿的延時(shí)時(shí)間；下降沿地址移位寄存器受DLL鑒相信號(hào)經(jīng)過狀態(tài)機(jī)和濾波器的控制外，同時(shí)還受DCC檢測(cè)信號(hào)控制，產(chǎn)生DLLDCC下降沿控制信號(hào)，通過調(diào)整DLLDCC下降延遲鏈來決定輸入時(shí)鐘下降沿的延時(shí)時(shí)間。
[0019]進(jìn)一步的，輸入時(shí)鐘通過DLLDCC上升延遲鏈，產(chǎn)生時(shí)間為tdl I的上升沿延時(shí)，輸出時(shí)鐘信號(hào)LNR，使反饋時(shí)鐘與輸入時(shí)鐘的上升沿對(duì)齊；同時(shí)，DLLDCC下降延遲鏈?zhǔn)蹹LLDCC下降沿控制信號(hào)的控制，使輸入時(shí)鐘通過DLLDCC下降延遲鏈，產(chǎn)生時(shí)間為tdll+tdcc的下降沿延時(shí)，輸出時(shí)鐘信號(hào)LNF;時(shí)鐘信號(hào)LNR和LNF經(jīng)過沿觸發(fā)電路后，產(chǎn)生占空比為50 %的同步DLLDCC輸出時(shí)鐘;其中，tdcc為輸入時(shí)鐘的半個(gè)周期。
[0020]相對(duì)于現(xiàn)有技術(shù)，本發(fā)明具有以下有益效果:本發(fā)明一種同時(shí)實(shí)現(xiàn)占空比矯正和延遲鎖相的延遲鎖相環(huán)電路，在傳統(tǒng)DLL電路結(jié)構(gòu)的基礎(chǔ)上進(jìn)行了改進(jìn)，使其同時(shí)實(shí)現(xiàn)DLL和DCC功能，大大的簡(jiǎn)化了DLL和DCC電路，并能保證最終輸出時(shí)鐘的占空比為50 %。
【附圖說明】
[0021 ]圖1為傳統(tǒng)的DLL和DCC電路的結(jié)構(gòu)示意圖；
[0022]圖2為傳統(tǒng)的DLL控制器的結(jié)構(gòu)示意圖；
[0023]圖3為本發(fā)明一種同時(shí)實(shí)現(xiàn)占空比矯正和延遲鎖相的延遲鎖相環(huán)電路的結(jié)構(gòu)示意圖；
[0024]圖4為本發(fā)明DLLDCC控制器和DLLDCC延遲鏈的結(jié)構(gòu)示意圖；
[0025]圖5為本發(fā)明一種同時(shí)實(shí)現(xiàn)占空比矯正和延遲鎖相的延遲鎖相環(huán)電路的工作時(shí)序圖；
[0026]圖6為本發(fā)明一種同時(shí)實(shí)現(xiàn)占空比矯正和延遲鎖相的延遲鎖相環(huán)電路另一種結(jié)構(gòu)的示意圖。
【具體實(shí)施方式】
[0027]請(qǐng)參閱圖3所示，本發(fā)明一種同時(shí)實(shí)現(xiàn)占空比矯正和延遲鎖相的延遲鎖相環(huán)電路，將DLL電路和DCC電路進(jìn)行了合并，在此基礎(chǔ)上增加了時(shí)鐘的占空比檢測(cè)電路，簡(jiǎn)化了 DLL和DCC電路，并可保證系統(tǒng)最終輸出時(shí)鐘為50%占空比。
[0028]本發(fā)明一種同時(shí)實(shí)現(xiàn)占空比矯正和延遲鎖相的延遲鎖相環(huán)電路，簡(jiǎn)稱DLLDCC電路，包括DLLDCC延遲鏈、DLLDCC控制器、DLL鑒相器、占空比檢測(cè)電路、DLL反饋電路和時(shí)鐘傳輸電路。
[0029]輸入時(shí)