鐘連接DLLDCC延遲鏈的輸入端和DLL鑒相器的第一輸入端;DLLDCC延遲鏈的輸出端連接時鐘傳輸電路的輸入端和DLL反饋電路的輸入端;DLL反饋電路的輸出端連接DLL鑒相器的第二輸入端;DLL鑒相器的輸出端通過DLLDCC控制器連接DLLDCC延遲鏈；占空比檢測電路的輸入端連接時鐘傳輸電路的輸出端，占空比檢測電路的輸出端連接DLLDCC控制器。
[0030]原理:DLLDCC的輸入時鐘經(jīng)過DLLDCC延遲鏈后產(chǎn)生DLLDCC輸出時鐘，DLLDCC輸出時鐘經(jīng)過DLL反饋電路后產(chǎn)生反饋時鐘，反饋時鐘與輸入時鐘均輸入至DLL鑒相器。DLL鑒相器對輸入時鐘和反饋時鐘進行抽樣、比較，并將比較結(jié)果輸出給DLLDCC控制器。DLLDCC輸出時鐘還經(jīng)過時鐘傳輸電路輸出最終的輸出時鐘，最終的輸出時鐘經(jīng)過占空比檢測電路后得到代表時鐘占空比是否大于50 %的DCC檢測信號，DCC檢測信號也輸出給DLLDCC控制器。DLLDCC控制器受DLL鑒相信號和DCC檢測信號的控制，調(diào)整DLLDCC延遲鏈的延時，使反饋時鐘與輸入時鐘的相位對齊的同時調(diào)整輸出時鐘的占空比，從而實現(xiàn)時鐘的同步功能并保證輸出時鐘占空比為50%。
[0031]優(yōu)點:DLLDCC電路可同時實現(xiàn)時鐘同步和占空比矯正的功能，大大簡化了原來的電路，并保證了最終輸出時鐘占空比為50%。
[0032]DLLDCC控制器和DLLDCC延遲鏈
[0033]本發(fā)明利用了分別控制延遲鏈中時鐘上升沿延時時間和下降沿延時時間的方法，達到同時實現(xiàn)DLL和DCC功能的目的，所用DLLDCC控制器和DLLDCC延遲鏈如圖4所示。
[0034]DLLDCC控制器由狀態(tài)機、濾波器、上升沿地址移位控制器和下降沿地址移位控制器組成，DLLDCC延遲鏈由DLLDCC上升沿遲鏈、DLLDCC下降延遲鏈和沿觸發(fā)電路組成。
[0035]狀態(tài)機的輸入端連接DLL鑒相器輸出的DLL鑒相信號;狀態(tài)機的輸出端通過濾波器連接上升沿地址移位控制器的輸入端和下降沿地址移位控制器的一個輸入端;下降沿地址移位控制器的另一輸入端連接占空比檢測電路的輸出端輸出的DCC檢測信號；上升沿地址移位控制器的輸出端和下降沿地址移位控制器的輸出端分別連接DLLDCC上升延遲鏈和DLLDCC下降延遲鏈;DLLDCC上升沿遲鏈的輸入端和DLLDCC下降延遲鏈的輸入端均連接輸入時鐘，DLLDCC上升沿遲鏈的輸出端和DLLDCC下降延遲鏈的輸出端連接沿觸發(fā)電路的輸入端，沿觸發(fā)電路的輸出端輸出DLLDCC輸出時鐘。
[0036]DLL鑒相器輸出信號作為DLLDCC控制器輸入信號，用其來觸發(fā)狀態(tài)機，產(chǎn)生上升或下降信號，輸入濾波器進行環(huán)路帶寬及穩(wěn)定性的調(diào)整，再通過上升沿地址移位控制器來調(diào)整DLLDCC上升延時鏈來決定輸入時鐘上升沿的延時時間。下降沿地址移位寄存器除了受DLL鑒相信號經(jīng)過狀態(tài)機和濾波器的控制外，同時還受DCC檢測信號控制，產(chǎn)生DLLDCC下降沿控制信號，通過調(diào)整DLLDCC下降延遲鏈來決定輸入時鐘下降沿的延時時間。
[0037]當電路調(diào)整至穩(wěn)態(tài)時，其工作時序如圖5所示，輸入時鐘通過DLLDCC上升延遲鏈，產(chǎn)生時間為tdl I的上升沿延時，輸出時鐘信號LNR，使反饋時鐘與輸入時鐘的上升沿對齊，從而得到與輸入時鐘具有特定延時要求的輸出時鐘，實現(xiàn)同步的功能。同時，DLLDCC下降延遲鏈受DLLDCC下降沿控制信號的控制，使輸入時鐘通過DLLDCC下降延遲鏈，產(chǎn)生時間為tdll+tdcc的下降沿延時，輸出時鐘信號LNF，在實現(xiàn)輸入時鐘和輸出時鐘同步功能的基礎(chǔ)上，通過占空比檢測保證時間tdcc為輸入時鐘的半個周期。這樣，時鐘信號LNR和LNF經(jīng)過沿觸發(fā)電路后，即可產(chǎn)生占空比為50%的同步DLLDCC輸出時鐘。
[0038]請參閱圖6所示，本發(fā)明在無時鐘傳輸電路的情況下依然適用，占空比檢測電路直接檢測DLLDCC延遲鏈輸出的最終輸出時鐘。
【主權(quán)項】
1.一種同時實現(xiàn)占空比矯正和延遲鎖相的延遲鎖相環(huán)電路，其特征在于，包括DLLDCC延遲鏈、DLLDCC控制器、DLL鑒相器、占空比檢測電路和DLL反饋電路;輸入時鐘連接DLLDCC延遲鏈的輸入端和DLL鑒相器的第一輸入端;DLL反饋電路的輸入端連接DLLDCC延遲鏈輸出的輸出時鐘;DLL反饋電路的輸出端連接DLL鑒相器的第二輸入端;DLL鑒相器的輸出端通過DLLDCC控制器連接DLLDCC延遲鏈；占空比檢測電路的輸入端連接一種同時實現(xiàn)占空比矯正和延遲鎖相的延遲鎖相環(huán)電路的最終輸出時鐘，占空比檢測電路的輸出端連接DLLDCC控制器。2.根據(jù)權(quán)利要求1所述的一種同時實現(xiàn)占空比矯正和延遲鎖相的延遲鎖相環(huán)電路，其特征在于，所述最終輸出時鐘為DLLDCC延遲鏈直接輸出的輸出時鐘。3.根據(jù)權(quán)利要求1所述的一種同時實現(xiàn)占空比矯正和延遲鎖相的延遲鎖相環(huán)電路，其特征在于，所述最終輸出時鐘為DLLDCC延遲鏈直接輸出的輸出時鐘經(jīng)時鐘傳輸路徑后的輸出時鐘。4.根據(jù)權(quán)利要求1所述的一種同時實現(xiàn)占空比矯正和延遲鎖相的延遲鎖相環(huán)電路，其特征在于，DLLDCC控制器包括狀態(tài)機、濾波器、上升沿地址移位控制器和下降沿地址移位控制器組成，DLLDCC延遲鏈包括DLLDCC上升沿遲鏈、DLLDCC下降延遲鏈和沿觸發(fā)電路;狀態(tài)機的輸入端連接DLL鑒相器輸出的DLL鑒相信號;狀態(tài)機的輸出端通過濾波器連接上升沿地址移位控制器的輸入端和下降沿地址移位控制器的一個輸入端;下降沿地址移位控制器的另一輸入端連接占空比檢測電路的輸出端輸出的DCC檢測信號；上升沿地址移位控制器的輸出端和下降沿地址移位控制器的輸出端分別連接DLLDCC上升延遲鏈和DLLDCC下降延遲鏈；DLLDCC上升沿遲鏈的輸入端和DLLDCC下降延遲鏈的輸入端均連接輸入時鐘，DLLDCC上升沿遲鏈的輸出端和DLLDCC下降延遲鏈的輸出端連接沿觸發(fā)電路的輸入端，沿觸發(fā)電路的輸出端輸出DLLDCC輸出時鐘。5.根據(jù)權(quán)利要求4所述的一種同時實現(xiàn)占空比矯正和延遲鎖相的延遲鎖相環(huán)電路，其特征在于，DLL鑒相器輸出信號作為DLLDCC控制器輸入信號，用其來觸發(fā)狀態(tài)機，產(chǎn)生上升或下降信號，輸入濾波器進行環(huán)路帶寬及穩(wěn)定性的調(diào)整，再通過上升沿地址移位控制器調(diào)整DLLDCC上升延時鏈來決定輸入時鐘上升沿的延時時間；下降沿地址移位寄存器受DLL鑒相信號經(jīng)過狀態(tài)機和濾波器的控制外，同時還受DCC檢測信號控制，產(chǎn)生DLLDCC下降沿控制信號，通過調(diào)整DLLDCC下降延遲鏈來決定輸入時鐘下降沿的延時時間。6.根據(jù)權(quán)利要求4所述的一種同時實現(xiàn)占空比矯正和延遲鎖相的延遲鎖相環(huán)電路，其特征在于，輸入時鐘通過DLLDCC上升延遲鏈，產(chǎn)生時間為tdl I的上升沿延時，輸出時鐘信號LNR，使反饋時鐘與輸入時鐘的上升沿對齊；同時，DLLDCC下降延遲鏈受DLLDCC下降沿控制信號的控制，使輸入時鐘通過DLLDCC下降延遲鏈，產(chǎn)生時間為tdll+tdcc的下降沿延時，輸出時鐘信號LNF;時鐘信號LNR和LNF經(jīng)過沿觸發(fā)電路后，產(chǎn)生占空比為50 %的同步DLLDCC輸出時鐘;其中，tdcc為輸入時鐘的半個周期。
【專利摘要】本發(fā)明公開一種同時實現(xiàn)占空比矯正和延遲鎖相的延遲鎖相環(huán)電路，包括DLLDCC延遲鏈、DLLDCC控制器、DLL鑒相器、占空比檢測電路和DLL反饋電路；輸入時鐘連接DLLDCC延遲鏈的輸入端和DLL鑒相器的第一輸入端；DLL反饋電路的輸入端連接DLLDCC延遲鏈輸出的輸出時鐘；DLL反饋電路的輸出端連接DLL鑒相器的第二輸入端；DLL鑒相器的輸出端通過DLLDCC控制器連接DLLDCC延遲鏈；占空比檢測電路的輸入端連接最終輸出時鐘，占空比檢測電路的輸出端連接DLLDCC控制器。本發(fā)明在傳統(tǒng)DLL電路結(jié)構(gòu)的基礎(chǔ)上進行了改進，使其同時實現(xiàn)DLL和DCC功能，大大的簡化了DLL和DCC電路，并能保證最終輸出時鐘的占空比為50％。
【IPC分類】H03L7/083
【公開號】CN105610433
【申請?zhí)枴緾N201610107830
【發(fā)明人】郭曉鋒
【申請人】西安紫光國芯半導體有限公司
【公開日】2016年5月25日
【申請日】2016年2月26日