MP12同時導(dǎo)通，此時只有PMOS差分輸入對導(dǎo)通，由于流過MP1的電流 為Ibs，且PMOS管MP2的尺寸是PMOS管MPl尺寸的N(N=4~10,下面以N=8舉例)倍，可知流過 MP2的電流為8*Ibs;由于PMOS管MP6的尺寸與PMOS管MP7的尺寸相等，因此經(jīng)PMOS管MP2的電 流分流給MPfi(成MP7)的由,流為4*Ths , ?么由,路的總跨導(dǎo)為
[0035]
[0036] 2).共模輸入電壓比較高，即Vin大于VDD-Vthp時，僅NMOS差分輸入對導(dǎo)通，Vfg(節(jié) 點f和g之間的電壓差）比較低，低于MP12域值Vthp與麗12域值Vthp之和，不足以使麗12和 MP12同時導(dǎo)通，此時只有匪OS差分輸入對有電流通過，同樣的，流過MP1的電流為Ibs，由于 NMOS管MNl的尺寸與NMOS管MN2的尺寸相等，NMOS管MN3的尺寸是NMOS管MNl尺寸的N(N=4~ 10，下面以N = 8舉例)倍，因此，流過匪OS管MN2的電流大小為I b s，流過MN3的電流為8* I b s; 由于匪OS管MN6的尺寸與匪OS管麗7的尺寸相等，因此經(jīng)過分流給麗6(或MN7)的電流為4* Ibs，那么電路的總跨導(dǎo)為
[0037]
[0038] 3).共模輸入電壓在中間范圍時，即Vin處于Vthn和VDD-Vthp之間時，Vfg(節(jié)點f和 g之間的電壓差)較高，高于MP12域值Vthp與MN12域值Vthp之和，使MN12和MP12同時導(dǎo)通，本 發(fā)明通過合理設(shè)置MP12和MN12的寬長比，使這兩個二極管連接的MOS管串聯(lián)支路流過的電 流為6*Ibs，則流過MP6和MN6的電流都為(8*Ibs-6*Ibs)/2 = Ibs，此時電路的總跨導(dǎo)為
[0039]
[0040] 綜上可知，合理設(shè)置NMOS和PMOS差分輸入對的寬長比，使得 [0041 ] μηΟ〇χ(￥/?)ΜΝ6 = μρΟ〇χ(￥/?)ΜΡ6
[0042]則以上三種情況下的跨導(dǎo)是一樣大的，即在整個共模輸入范圍內(nèi)維持跨導(dǎo)恒定。 [0043]盡管結(jié)合優(yōu)選實施方案具體展示和介紹了本發(fā)明，但所屬領(lǐng)域的技術(shù)人員應(yīng)該明 白，在不脫離所附權(quán)利要求書所限定的本發(fā)明的精神和范圍內(nèi)，在形式上和細(xì)節(jié)上可以對 本發(fā)明做出各種變化，均為本發(fā)明的保護(hù)范圍。
【主權(quán)項】
1. 一種恒定跨導(dǎo)軌對軌電壓比較器，包括偏置電路、雙差分輸入電路、有源負(fù)載及輸出 緩沖電路;所述偏置電路、雙差分輸入電路、有源負(fù)載及輸出緩沖電路順次電性連接;所述 偏置電路用于提供偏置電流;所述雙差分輸入電路與所述有源負(fù)載連接，用于實現(xiàn)輸入共 模電壓范圍內(nèi)達(dá)到軌對軌及在整個共模輸入范圍內(nèi)跨導(dǎo)恒定;所述輸出緩沖電路，通過采 用兩級反相器電路實現(xiàn)比較信號輸出；其中，所述雙差分輸入電路包括匪0S差分輸入對、 PMOS差分輸入對、匪0S差分輸入對對應(yīng)的電流源、以及PMOS差分輸入對對應(yīng)的電流源，NMOS 差分輸入對和PMOS差分輸入對并聯(lián)連接。2. 根據(jù)權(quán)利要求1所述的一種恒定跨導(dǎo)軌對軌電壓比較器，其特征在于:所述雙差分輸 入電路包括電壓信號正極輸入端Vinp、電壓信號負(fù)極輸入端Vinn、PMOS管MP2、PM0S管MP6、 PMOS 管 MP7、PM0S 管 MP12、匪 0S 管 MN6、NM0S 管 MN7、NM0S 管 MN12 和匪 0S 管 MN3;PM0S 管 MP2 的源 級接電源電壓VDD，PMOS管MP2的漏級與PMOS管MP7的源級、PMOS管MP12的源級以及匪0S管 麗6的源級相連;PMOS管MP2的柵極與PMOS管MP1的柵極以及有源負(fù)載相連，PMOS管MP6的柵 極與NMOS管MN6的柵極以及電壓信號負(fù)極輸入端Vinn相連，PMOS管MP6的漏極與有源負(fù)載相 連，PMOS管MP6的源級與PMOS管MP12的源級連接，MOS管MP7的柵極與NMOS管MN7的柵極以及 電壓信號正極輸入端Vinp相連，PMOS管MP7的漏極與有源負(fù)載相連，PMOS管MP7的源級與 PMOS管MP12的源級連接，PMOS管MP12的柵級與漏極連接，PMOS管MP12的柵級與NMOS管MN12 的柵級連接，PMOS管MP12的漏級與NMOS管MN12的漏級連接，NMOS管MN12的柵級與漏極連接， NMOS管MN12的源級與NMOS管MN6的源級、NMOS管MN7的源級以及NMOS管MN3的漏級連接，NMOS 管麗6的柵級接電壓信號負(fù)極輸入端Vinn，NMOS管MN6的漏級與有源負(fù)載相連，NMOS管麗7的 柵級接電壓信號正極輸入端Vinp，NM0S管麗7的漏級與有源負(fù)載相連，NMOS管麗3的柵極與 NMOS管麗2的柵極連接，NMOS管麗3的源級接地。3. 根據(jù)權(quán)利要求1的一種恒定跨導(dǎo)軌對軌電壓比較器，其特征在于:所述偏置電路包括 偏置電流源Ibs、NM0S管MN1、NM0S管MN2和PMOS管MP1;匪0S管MN1的漏極接偏置電流源lbs; 匪OS管麗1的漏極和柵連;匪OS管麗1的源級接地;匪OS管麗1的柵極與匪OS管麗2的柵極相 連;NMOS管麗2的柵極與雙差分輸入電路相連;匪0S管麗2的源級接地;匪0S管麗2的漏極與 PMOS管MP1的漏極相連;PMOS管MP1的源極接電源電壓VDD; PMOS管MP1的漏極和柵極相連。4. 根據(jù)權(quán)利要求1的一種恒定跨導(dǎo)軌對軌電壓比較器，其特征在于:所述有源負(fù)載包括 PMOS管MP3、PMOS管MP4、PMOS管MP8、PMOS管MP9、NMOS管MN4、NMOS管MN5、NMOS管MN8、NMOS管 MN9、偏置電壓Vbsl及偏置電壓Vbs2;PM0S管MP3的源極接電源電壓VDD，PM0S管MP3的柵極與 PMOS管MP2的柵極、PMOS管MP4的柵極以及輸出緩沖電路連接，PMOS管MP3的漏極與匪0S管 MN6的漏級以及PMOS管MP8的源極連接，PMOS管MP8的柵極連接偏置電壓Vb s 1的一端，偏置電 壓Vbs 1的另一端接地，PMOS管MP8的漏級與匪0S管MN8的漏級以及輸出緩沖電路連接，匪0S 管MN8的柵極連接偏置電壓Vbs 2的一端，偏置電壓Vbs2的另一端接地，NMOS管MN8的源極與 PMOS管MP6的漏級以及NMOS管麗4的漏級連接，匪0S管麗4的源極接地，匪0S管麗4的柵極與 NMOS管MN5的柵極以及NMOS管MN9的漏級連接，NMOS管MN5的源極接地，NMOS管MN5的漏級與 PMOS管MP7的漏級以及NMOS管MN9的源極連接，NMOS管MN9的柵極與NMOS管MN8的柵級以及偏 置電壓Vb s 2的一端連接，述NMOS管MN9的漏級與NMOS管MN5的柵極以及PMOS管MP9的漏級連 接，PMOS管MP9的柵極與PMOS管MP8的柵極以及偏置電壓Vbs 1的一端連接，PMOS管MP9的源極 與匪0S管MN7的漏級以及PMOS管MP4的漏級連接，PMOS管MP4的柵極與匪0S管MN3的柵極、 PMOS管MP2的柵極以及輸出緩沖電路連接，PMOS管MP4的源極接電源電壓VDD。5. 根據(jù)權(quán)利要求1的一種恒定跨導(dǎo)軌對軌電壓比較器，其特征在于:所述輸出緩沖電路 包括PMOS 管MP5、PMOS 管MP10、PMOS 管MP11、NM0S 管MN10 和NM0S 管MN11; PMOS 管MP5 的源極接 電源電壓VDD，PM0S管MP5的柵極與PMOS管MP2的柵極連接，PMOS管MP5的漏級與PMOS管MP10 的源極連接，PMOS管MP 10的柵極與PMOS管MP8的漏級、匪0S管MN8的漏級以及匪0S管MN10的 柵極連接，NM0S管MN10的源極接地，NM0S管MN10的漏級與PMOS管MP 10的漏級、PMOS管MP 1的 柵極以及NM0S管麗11的柵極連接，PMOS管MP 11的源極接電源電壓VDD，PMOS管MP 11的漏級與 NM0S管麗11的漏級以及輸出端Vout連接，NM0S管麗11的源極接地。6. 根據(jù)權(quán)利要求1的一種恒定跨導(dǎo)軌對軌電壓比較器，其特征在于:所述NM0S管MN3的 尺寸是匪0S管MN1尺寸的N(N = 4~10)倍，所述匪0S管MN1的尺寸與匪0S管MN2的尺寸相等， 所述PMOS管MP2的尺寸是PMOS管MP1尺寸的N(N=4~10)倍，所述PMOS管MP6的尺寸與PMOS管 MP7的尺寸相等，所述NM0S管MN6的尺寸與NM0S管麗7的尺寸相等。
【專利摘要】本發(fā)明公開一種恒定跨導(dǎo)軌對軌電壓比較器，其包括偏置電路、雙差分輸入電路、有源負(fù)載及輸出緩沖電路；所述偏置電路、雙差分輸入電路、有源負(fù)載及輸出緩沖電路順次電性連接；所述偏置電路用于提供偏置電流；所述雙差分輸入電路與所述有源負(fù)載連接，用于實現(xiàn)輸入共模電壓范圍內(nèi)達(dá)到軌對軌及在整個共模輸入范圍內(nèi)跨導(dǎo)恒定；所述輸出緩沖電路，通過采用兩級反相器電路實現(xiàn)比較信號輸出；其中，所述雙差分輸入電路包括NMOS差分輸入對、PMOS差分輸入對、NMOS差分輸入對對應(yīng)的電流源、以及PMOS差分輸入對對應(yīng)的電流源，NMOS差分輸入對和PMOS差分輸入對并聯(lián)連接。
【IPC分類】H03K5/22
【公開號】CN105680833
【申請?zhí)枴緾N201610020828
【發(fā)明人】廖建平, 林桂江, 楊瑞聰, 劉玉山, 沈濱旭, 任連峰, 楊鳳炳
【申請人】廈門新頁微電子技術(shù)有限公司
【公開日】2016年6月15日
【申請日】2016年1月14日