本發(fā)明涉及一種點(diǎn)對多點(diǎn)微波通信系統(tǒng)時(shí)鐘同步電路及其運(yùn)行方法和應(yīng)用，屬于無線微波通信技術(shù)領(lǐng)域。

背景技術(shù)：

點(diǎn)對多點(diǎn)微波通信系統(tǒng)是在視距范圍或經(jīng)中繼轉(zhuǎn)接，以微波波段電磁波為介質(zhì)進(jìn)行語音、數(shù)據(jù)、圖像等信息傳輸?shù)囊环N先進(jìn)的通信系統(tǒng)，主要由中心站、用戶站、中繼站等組成。點(diǎn)對多點(diǎn)微波通信系統(tǒng)具有容量大、質(zhì)量好、組網(wǎng)靈活等特點(diǎn)，是國家通信網(wǎng)的一種重要通信手段，也適用于電力、油田、礦山、港口等各種專用通信網(wǎng)。

點(diǎn)對多點(diǎn)微波通信系統(tǒng)采用的多址方式有FDMA、CDMA、TDMA等，基于頻率資源、通信容量等因素，系統(tǒng)多采用TDMA多址方式。雙工方式有FDD和TDD。

FDD系統(tǒng)中，由于下行信息是連續(xù)發(fā)送，時(shí)鐘同步特征信息可以實(shí)時(shí)獲取來維持時(shí)鐘同步。而TDD系統(tǒng)中，下行數(shù)據(jù)是突發(fā)模式，時(shí)鐘同步特征信息并不連續(xù)，若系統(tǒng)采用高精度時(shí)鐘源，可以實(shí)現(xiàn)系統(tǒng)通信，但是成本過高。如何設(shè)計(jì)一種適用于TDD方式點(diǎn)對多點(diǎn)微波通信系統(tǒng)的低成本、通用、可靠的時(shí)鐘同步電路成為亟待解決的技術(shù)問題。

點(diǎn)對多點(diǎn)微波通信系統(tǒng)如果要保證通信的正常進(jìn)行，需要各用戶站對中心站保持時(shí)鐘同步、幀同步和網(wǎng)同步條件，而時(shí)鐘同步又是系統(tǒng)工作的首要必要條件。傳統(tǒng)時(shí)鐘同步采用的方法大多為通過室外單元的解調(diào)模塊跟蹤鎖定中心站時(shí)鐘信息，然后把同步后的時(shí)鐘傳送到室內(nèi)單元鏈路層，鏈路層根據(jù)該同步時(shí)鐘進(jìn)行通信幀的收發(fā)工作。該方法的缺點(diǎn)是，由于室內(nèi)外連接介質(zhì)和傳輸長度具有很大的變化性，導(dǎo)致室內(nèi)外的數(shù)據(jù)收發(fā)時(shí)延一致性不好，且該時(shí)延值會(huì)被算入空中時(shí)延，降低了傳輸效率，增加了室內(nèi)單元幀的收發(fā)控制難度。

技術(shù)實(shí)現(xiàn)要素：

針對基于TDD方式的點(diǎn)對多點(diǎn)微波通信系統(tǒng)時(shí)鐘同步電路現(xiàn)狀，本發(fā)明提供了一種低成本、通用、可靠的時(shí)鐘同步電路。該電路核心思想是在用戶站數(shù)據(jù)鏈路層采用低成本的壓控晶振，通過FPGA平臺(tái)捕獲突發(fā)幀頭信息，并檢測幀頭信息的時(shí)間偏差，經(jīng)過數(shù)據(jù)處理產(chǎn)生壓控晶振調(diào)整值，通過實(shí)時(shí)調(diào)整壓控晶振頻率，保證系統(tǒng)時(shí)鐘同步。該設(shè)計(jì)電路成本低、電路簡單、通用性強(qiáng)和可移植性好。

本發(fā)明還提供了上述電路的運(yùn)行方法和應(yīng)用。

術(shù)語解釋

1、FPGA(Field-Programmable Gate Array)，即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。

2、IIR數(shù)字濾波器，即“遞歸濾波器”。遞歸濾波器，顧名思義，具有反饋。

本發(fā)明的技術(shù)方案為：

一種點(diǎn)對多點(diǎn)微波通信系統(tǒng)時(shí)鐘同步電路，包括室外單元、室內(nèi)單元、Serdes接口電路，所述室外單元通過Serdes接口電路連接所述室內(nèi)單元，通過Serdes接口電路實(shí)現(xiàn)所述室外單元與所述室內(nèi)單元數(shù)據(jù)交互和時(shí)鐘同步。

利用Serdes接口電路的高速、時(shí)鐘恢復(fù)等特點(diǎn)實(shí)現(xiàn)室外單元、室內(nèi)單元數(shù)據(jù)傳遞和時(shí)鐘同步。

通過室內(nèi)外接口協(xié)議實(shí)現(xiàn)所述室外單元與所述室內(nèi)單元數(shù)據(jù)交互和時(shí)鐘同步，所述室內(nèi)外接口協(xié)議包括標(biāo)準(zhǔn)以太網(wǎng)幀的幀頭部分、標(biāo)準(zhǔn)以太網(wǎng)幀的數(shù)據(jù)部分及標(biāo)準(zhǔn)以太網(wǎng)幀的幀校驗(yàn)序列部分，所述標(biāo)準(zhǔn)以太網(wǎng)幀的幀頭部分包括前導(dǎo)碼、界定符、目的地址、源地址、長度，所述標(biāo)準(zhǔn)以太網(wǎng)幀的數(shù)據(jù)部分包括室內(nèi)外控制數(shù)據(jù)和時(shí)隙數(shù)據(jù)，所述標(biāo)準(zhǔn)以太網(wǎng)幀的幀校驗(yàn)序列部分包括幀校驗(yàn)。

根據(jù)本發(fā)明優(yōu)選的，所述室外單元包括射頻收發(fā)模塊、時(shí)鐘晶振、調(diào)制解調(diào)FPGA，所述室內(nèi)單元包括鏈路層FPGA、DAC電路、RC濾波電路及壓控晶振；所述Serdes接口電路包括位于所述室外單元的第一Serdes接口及位于所述室內(nèi)單元的第二Serdes接口；

所述調(diào)制解調(diào)FPGA連接所述第一Serdes接口；所述第二Serdes接口連接所述鏈路層FPGA；所述射頻收發(fā)模塊、所述時(shí)鐘晶振分別連接所述調(diào)制解調(diào)FPGA，所述鏈路層FPGA、所述DAC電路、所述RC濾波電路及所述壓控晶振依次環(huán)形連接；

所述射頻收發(fā)模塊用于通信數(shù)據(jù)的無線收發(fā)；

所述時(shí)鐘晶振用于為所述第一Serdes接口提供參考時(shí)鐘；

所述調(diào)制解調(diào)FPGA根據(jù)所述鏈路層FPGA發(fā)送的時(shí)隙控制數(shù)據(jù)包，實(shí)時(shí)搜索來自中心站的幀頭數(shù)據(jù)，待捕捉到幀頭數(shù)據(jù)后，記錄下當(dāng)前幀頭到達(dá)時(shí)的時(shí)間計(jì)數(shù)值，并打包成以標(biāo)準(zhǔn)以太網(wǎng)幀結(jié)構(gòu)格式發(fā)送到所述鏈路層FPGA；

所述鏈路層FPGA根據(jù)接收到的當(dāng)前幀頭到達(dá)時(shí)時(shí)間計(jì)數(shù)值，與上一幀頭到達(dá)時(shí)時(shí)間計(jì)數(shù)值進(jìn)行偏差信息處理，得到偏差數(shù)據(jù)，送到所述DAC電路，通過所述DAC電路轉(zhuǎn)換為壓控模擬信號；

所述壓控模擬信號通過所述RC濾波電路后，發(fā)送至所述壓控晶振，控制其輸出頻率逐步同步到中心站時(shí)鐘。

室外單元、室內(nèi)單元主要以FPGA為核心處理平臺(tái)。采用的FPGA芯片具有豐富的I/O資源、邏輯資源、靜態(tài)隨機(jī)存儲(chǔ)器資源、PLL、DSP和多種I/O電平標(biāo)準(zhǔn)。

第一Serdes接口及第二Serdes接口均采用標(biāo)準(zhǔn)以太網(wǎng)幀結(jié)構(gòu)，通過利用時(shí)間計(jì)數(shù)值方式發(fā)送時(shí)隙控制數(shù)據(jù)包實(shí)現(xiàn)室內(nèi)單元對室外單元通信數(shù)據(jù)包的準(zhǔn)確收發(fā)控制，所有通信幀的收發(fā)基準(zhǔn)時(shí)刻均在室外單元。

根據(jù)本發(fā)明優(yōu)選的，所述RC濾波電路包括電阻R1、電容C1，所述電阻R1的一端連接所述DAC電路，所述壓控晶振分別連接所述電阻R1的另一端及所述電容C1的一端。RC濾波電路用于濾除壓控信號上的干擾成分。

根據(jù)本發(fā)明優(yōu)選的，電阻R1的電阻值為1KΩ，所述電容C1的電容值為0.1μF。

根據(jù)本發(fā)明優(yōu)選的，所述壓控晶振的壓控控制范圍不小于±50ppm。滿足通信系統(tǒng)時(shí)鐘接口頻率范圍要求。

根據(jù)本發(fā)明優(yōu)選的，所述鏈路層FPGA包括PLL模塊及IIR數(shù)字濾波器，所述PLL模塊用于產(chǎn)生鏈路層FPGA內(nèi)部所需時(shí)鐘頻率，所述IIR數(shù)字濾波器用于濾除空中傳輸抖動(dòng)和數(shù)字采樣抖動(dòng)。

根據(jù)本發(fā)明優(yōu)選的，所述IIR數(shù)字濾波器計(jì)算當(dāng)前時(shí)鐘偏差數(shù)據(jù)x(n)的公式如式(Ⅰ)所示：

y(n)＝(1-α)*y(n-1)+α*x(n) (Ⅰ)

式(Ⅰ)中，y(n)是指當(dāng)前幀頭到達(dá)時(shí)時(shí)間計(jì)數(shù)值，y(n-1)是指上一幀頭到達(dá)時(shí)時(shí)間計(jì)數(shù)值，α為系數(shù)，α的取值范圍為0.1-0.4。

上述時(shí)鐘同步電路的運(yùn)行方法，具體步驟包括：

(1)所述鏈路層FPGA通過第一Serdes接口及第二Serdes接口發(fā)送時(shí)隙控制數(shù)據(jù)包至所述調(diào)制解調(diào)FPGA；

(2)根據(jù)所述鏈路層FPGA發(fā)送的時(shí)隙控制數(shù)據(jù)包，所述調(diào)制解調(diào)FPGA實(shí)時(shí)搜索來自中心站的幀頭數(shù)據(jù)，待捕捉到系統(tǒng)幀信息開始位置后，記錄下當(dāng)前幀頭到達(dá)時(shí)時(shí)間計(jì)數(shù)值，并打包成標(biāo)準(zhǔn)以太網(wǎng)幀結(jié)構(gòu)格式發(fā)送到所述鏈路層FPGA；

(3)所述鏈路層FPGA根據(jù)接收到的當(dāng)前幀頭到達(dá)時(shí)時(shí)間計(jì)數(shù)值，與上一幀頭到達(dá)時(shí)時(shí)間計(jì)數(shù)值進(jìn)行偏差信息處理，得到偏差數(shù)據(jù)，發(fā)送到所述DAC電路，通過所述DAC電路轉(zhuǎn)換為壓控模擬信號；

(4)所述壓控模擬信號通過所述RC濾波電路后，發(fā)送至所述壓控晶振，控制其輸出頻率逐步同步到中心站時(shí)鐘。

上述時(shí)鐘同步電路的應(yīng)用，適用于不小于125Hz的不同系統(tǒng)幀頻的時(shí)鐘同步。

本發(fā)明的有益效果為：

本時(shí)鐘同步電路采用FPGA為核心處理平臺(tái)，通過Serdes接口電路實(shí)現(xiàn)室內(nèi)外數(shù)據(jù)交互和時(shí)鐘同步；同時(shí)結(jié)合高效的室內(nèi)外接口協(xié)議，通過利用時(shí)間計(jì)數(shù)值方式發(fā)送時(shí)隙控制數(shù)據(jù)包實(shí)現(xiàn)室內(nèi)單元對室外單元通信數(shù)據(jù)包的準(zhǔn)確收發(fā)控制，所有通信幀的收發(fā)基準(zhǔn)時(shí)刻均在室外單元，解決了由于室內(nèi)外連接介質(zhì)和傳輸長度引起的時(shí)延和時(shí)延變化問題。該時(shí)鐘同步電路傳輸效率高、實(shí)現(xiàn)成本低、通用可靠。

附圖說明

圖1為本發(fā)明所述時(shí)鐘同步電路的連接框圖；

具體實(shí)施方式

下面結(jié)合說明書附圖和實(shí)施例對本發(fā)明作進(jìn)一步限定，但不限于此。

實(shí)施例1

一種點(diǎn)對多點(diǎn)微波通信系統(tǒng)時(shí)鐘同步電路，包括室外單元、室內(nèi)單元、Serdes接口電路，所述室外單元通過Serdes接口電路連接所述室內(nèi)單元，通過Serdes接口電路實(shí)現(xiàn)所述室外單元與所述室內(nèi)單元數(shù)據(jù)交互和時(shí)鐘同步。

利用Serdes接口電路的高速、時(shí)鐘恢復(fù)等特點(diǎn)實(shí)現(xiàn)室外單元、室內(nèi)單元數(shù)據(jù)傳遞和時(shí)鐘同步。

通過室內(nèi)外接口協(xié)議實(shí)現(xiàn)所述室外單元與所述室內(nèi)單元數(shù)據(jù)交互和時(shí)鐘同步，所述室內(nèi)外接口協(xié)議包括標(biāo)準(zhǔn)以太網(wǎng)幀的幀頭部分、標(biāo)準(zhǔn)以太網(wǎng)幀的數(shù)據(jù)部分及標(biāo)準(zhǔn)以太網(wǎng)幀的幀校驗(yàn)序列部分，所述標(biāo)準(zhǔn)以太網(wǎng)幀的幀頭部分包括前導(dǎo)碼、界定符、目的地址、源地址、長度，所述標(biāo)準(zhǔn)以太網(wǎng)幀的數(shù)據(jù)部分包括室內(nèi)外控制數(shù)據(jù)和時(shí)隙數(shù)據(jù)，所述標(biāo)準(zhǔn)以太網(wǎng)幀的幀校驗(yàn)序列部分包括幀校驗(yàn)。如表1所示：

表1

所述室外單元包括射頻收發(fā)模塊、時(shí)鐘晶振、調(diào)制解調(diào)FPGA，所述室內(nèi)單元包括鏈路層FPGA、DAC電路、RC濾波電路及壓控晶振；所述Serdes接口電路包括位于所述室外單元的第一Serdes接口及位于所述室內(nèi)單元的第二Serdes接口；

所述調(diào)制解調(diào)FPGA連接所述第一Serdes接口；所述第二Serdes接口連接所述鏈路層FPGA；所述射頻收發(fā)模塊、所述時(shí)鐘晶振分別連接所述調(diào)制解調(diào)FPGA，所述鏈路層FPGA、所述DAC電路、所述RC濾波電路及所述壓控晶振依次環(huán)形連接；如圖1所示。

所述射頻收發(fā)模塊用于通信數(shù)據(jù)的無線收發(fā)；

所述時(shí)鐘晶振用于為所述第一Serdes接口提供參考時(shí)鐘；

所述調(diào)制解調(diào)FPGA根據(jù)所述鏈路層FPGA發(fā)送的時(shí)隙控制數(shù)據(jù)包，實(shí)時(shí)搜索來自中心站的幀頭數(shù)據(jù)，待捕捉到幀頭數(shù)據(jù)后，記錄下當(dāng)前幀頭到達(dá)時(shí)的時(shí)間計(jì)數(shù)值，并打包成以標(biāo)準(zhǔn)以太網(wǎng)幀結(jié)構(gòu)格式發(fā)送到所述鏈路層FPGA；

所述鏈路層FPGA根據(jù)接收到的當(dāng)前幀頭到達(dá)時(shí)時(shí)間計(jì)數(shù)值，與上一幀頭到達(dá)時(shí)時(shí)間計(jì)數(shù)值進(jìn)行偏差信息處理，得到偏差數(shù)據(jù)，送到所述DAC電路，通過所述DAC電路轉(zhuǎn)換為壓控模擬信號；

所述壓控模擬信號通過所述RC濾波電路后，發(fā)送至所述壓控晶振，控制其輸出頻率逐步同步到中心站時(shí)鐘。

室外單元、室內(nèi)單元主要以FPGA為核心處理平臺(tái)。采用的FPGA芯片具有豐富的I/O資源、邏輯資源、靜態(tài)隨機(jī)存儲(chǔ)器資源、PLL、DSP和多種I/O電平標(biāo)準(zhǔn)。

第一Serdes接口及第二Serdes接口均采用標(biāo)準(zhǔn)以太網(wǎng)幀結(jié)構(gòu)，通過利用時(shí)間計(jì)數(shù)值方式發(fā)送時(shí)隙控制數(shù)據(jù)包實(shí)現(xiàn)室內(nèi)單元對室外單元通信數(shù)據(jù)包的準(zhǔn)確收發(fā)控制，所有通信幀的收發(fā)基準(zhǔn)時(shí)刻均在室外單元。

所述RC濾波電路包括電阻R1、電容C1，所述電阻R1的一端連接所述DAC電路，所述壓控晶振分別連接所述電阻R1的另一端及所述電容C1的一端。RC濾波電路用于濾除壓控信號上的干擾成分。

電阻R1的電阻值為1KΩ，所述電容C1的電容值為0.1μF。

所述壓控晶振的壓控控制范圍不小于±50ppm。滿足通信系統(tǒng)時(shí)鐘接口頻率范圍要求。

所述鏈路層FPGA包括PLL模塊及IIR數(shù)字濾波器，所述PLL模塊用于產(chǎn)生鏈路層FPGA內(nèi)部所需時(shí)鐘頻率，所述IIR數(shù)字濾波器用于濾除空中傳輸抖動(dòng)和數(shù)字采樣抖動(dòng)。

所述IIR數(shù)字濾波器計(jì)算當(dāng)前時(shí)鐘偏差數(shù)據(jù)x(n)的公式如式(Ⅰ)所示：

y(n)＝(1-α)*y(n-1)+α*x(n) (Ⅰ)

式(Ⅰ)中，y(n)是指當(dāng)前幀頭到達(dá)時(shí)時(shí)間計(jì)數(shù)值，y(n-1)是指上一幀頭到達(dá)時(shí)時(shí)間計(jì)數(shù)值，α為系數(shù)，α的取值范圍為0.1-0.4。

實(shí)施例2

實(shí)施例1所述的時(shí)鐘同步電路的運(yùn)行方法，具體步驟包括：

(1)所述鏈路層FPGA通過第一Serdes接口及第二Serdes接口發(fā)送時(shí)隙接收控制數(shù)據(jù)包至所述調(diào)制解調(diào)FPGA；

(2)根據(jù)所述鏈路層FPGA發(fā)送的時(shí)隙接收控制數(shù)據(jù)包，所述調(diào)制解調(diào)FPGA實(shí)時(shí)搜索來自中心站的幀頭數(shù)據(jù)，待捕捉到幀頭數(shù)據(jù)后，記錄下當(dāng)前幀頭到達(dá)時(shí)的時(shí)間計(jì)數(shù)值，并打包成以標(biāo)準(zhǔn)以太網(wǎng)幀結(jié)構(gòu)格式發(fā)送到所述鏈路層FPGA；

(3)所述鏈路層FPGA根據(jù)接收到的當(dāng)前幀頭到達(dá)時(shí)時(shí)間計(jì)數(shù)值，與上一幀頭到達(dá)時(shí)時(shí)間計(jì)數(shù)值進(jìn)行偏差信息處理，得到偏差數(shù)據(jù)，發(fā)送到所述DAC電路，通過所述DAC電路轉(zhuǎn)換為壓控模擬信號；

(4)所述壓控模擬信號通過所述RC濾波電路后，發(fā)送至所述壓控晶振，控制其輸出頻率逐步同步到中心站時(shí)鐘。

實(shí)施例3

實(shí)施例1所述的時(shí)鐘同步電路的應(yīng)用，適用于不小于125Hz的不同系統(tǒng)幀頻的時(shí)鐘同步。