1.一種點(diǎn)對(duì)多點(diǎn)微波通信系統(tǒng)時(shí)鐘同步電路，其特征在于，包括室外單元、室內(nèi)單元、Serdes接口電路，所述室外單元通過(guò)Serdes接口電路連接所述室內(nèi)單元，通過(guò)Serdes接口電路實(shí)現(xiàn)所述室外單元與所述室內(nèi)單元數(shù)據(jù)交互和時(shí)鐘同步。
2.根據(jù)權(quán)利要求1所述的一種點(diǎn)對(duì)多點(diǎn)微波通信系統(tǒng)時(shí)鐘同步電路，其特征在于，所述室外單元包括射頻收發(fā)模塊、時(shí)鐘晶振、調(diào)制解調(diào)FPGA，所述室內(nèi)單元包括鏈路層FPGA、DAC電路、RC濾波電路及壓控晶振；所述Serdes接口電路包括位于所述室外單元的第一Serdes接口及位于所述室內(nèi)單元的第二Serdes接口；
所述調(diào)制解調(diào)FPGA連接所述第一Serdes接口；所述第二Serdes接口連接所述鏈路層FPGA；所述射頻收發(fā)模塊、所述時(shí)鐘晶振分別連接所述調(diào)制解調(diào)FPGA，所述鏈路層FPGA、所述DAC電路、所述RC濾波電路及所述壓控晶振依次環(huán)形連接；
所述射頻收發(fā)模塊用于通信數(shù)據(jù)的無(wú)線收發(fā)；
所述時(shí)鐘晶振用于為所述第一Serdes接口提供參考時(shí)鐘；
所述調(diào)制解調(diào)FPGA根據(jù)所述鏈路層FPGA發(fā)送的時(shí)隙控制數(shù)據(jù)包，實(shí)時(shí)搜索來(lái)自中心站的幀頭數(shù)據(jù)，待捕捉到幀頭數(shù)據(jù)后，記錄下當(dāng)前幀頭到達(dá)時(shí)的時(shí)間計(jì)數(shù)值，并打包成以標(biāo)準(zhǔn)以太網(wǎng)幀結(jié)構(gòu)格式發(fā)送到所述鏈路層FPGA；
所述鏈路層FPGA根據(jù)接收到的當(dāng)前幀頭到達(dá)時(shí)時(shí)間計(jì)數(shù)值，與上一幀頭到達(dá)時(shí)時(shí)間計(jì)數(shù)值進(jìn)行偏差信息處理，得到偏差數(shù)據(jù)，送到所述DAC電路，通過(guò)所述DAC電路轉(zhuǎn)換為壓控模擬信號(hào)；
所述壓控模擬信號(hào)通過(guò)所述RC濾波電路后，發(fā)送至所述壓控晶振，控制其輸出頻率逐步同步到中心站時(shí)鐘。
3.根據(jù)權(quán)利要求2所述的一種點(diǎn)對(duì)多點(diǎn)微波通信系統(tǒng)時(shí)鐘同步電路，其特征在于，所述RC濾波電路包括電阻R1、電容C1，所述電阻R1的一端連接所述DAC電路，所述壓控晶振分別連接所述電阻R1的另一端及所述電容C1的一端。
4.根據(jù)權(quán)利要求3所述的一種點(diǎn)對(duì)多點(diǎn)微波通信系統(tǒng)時(shí)鐘同步電路，其特征在于，電阻R1的電阻值為1KΩ，所述電容C1的電容值為0.1μF。
5.根據(jù)權(quán)利要求2所述的一種點(diǎn)對(duì)多點(diǎn)微波通信系統(tǒng)時(shí)鐘同步電路，其特征在于，所述壓控晶振的壓控控制范圍不小于±50ppm。
6.根據(jù)權(quán)利要求2所述的一種點(diǎn)對(duì)多點(diǎn)微波通信系統(tǒng)時(shí)鐘同步電路，其特征在于，所述鏈路層FPGA包括PLL模塊及IIR數(shù)字濾波器，所述PLL模塊用于產(chǎn)生所述鏈路層FPGA內(nèi)部所需時(shí)鐘頻率，所述IIR數(shù)字濾波器用于濾除空中傳輸抖動(dòng)和數(shù)字采樣抖動(dòng)。
7.根據(jù)權(quán)利要求6所述的一種點(diǎn)對(duì)多點(diǎn)微波通信系統(tǒng)時(shí)鐘同步電路，其特征在于，所述IIR數(shù)字濾波器計(jì)算當(dāng)前時(shí)鐘偏差數(shù)據(jù)x(n)的公式如式(Ⅰ)所示：
y(n)＝(1-α)*y(n-1)+α*x(n) (Ⅰ)
式(Ⅰ)中，y(n)是指當(dāng)前幀頭到達(dá)時(shí)時(shí)間計(jì)數(shù)值，y(n-1)是指上一幀頭到達(dá)時(shí)時(shí)間計(jì)數(shù)值，α為系數(shù)，α的取值范圍為0.1-0.4。
8.權(quán)利要求2-7任一所述時(shí)鐘同步電路的運(yùn)行方法，其特征在于，具體步驟包括：
(1)所述鏈路層FPGA通過(guò)第一Serdes接口及第二Serdes接口發(fā)送時(shí)隙接收控制數(shù)據(jù)包至所述調(diào)制解調(diào)FPGA；
(2)根據(jù)所述鏈路層FPGA發(fā)送的時(shí)隙接收控制數(shù)據(jù)包，所述調(diào)制解調(diào)FPGA實(shí)時(shí)搜索來(lái)自中心站的幀頭數(shù)據(jù)，待捕捉到幀頭數(shù)據(jù)后，記錄下當(dāng)前幀頭到達(dá)時(shí)的時(shí)間計(jì)數(shù)值，并打包成以標(biāo)準(zhǔn)以太網(wǎng)幀結(jié)構(gòu)格式發(fā)送到所述鏈路層FPGA；
(3)所述鏈路層FPGA根據(jù)接收到的當(dāng)前幀頭到達(dá)時(shí)時(shí)間計(jì)數(shù)值，與上一幀頭到達(dá)時(shí)時(shí)間計(jì)數(shù)值進(jìn)行偏差信息處理，得到偏差數(shù)據(jù)，發(fā)送到所述DAC電路，通過(guò)所述DAC電路轉(zhuǎn)換為壓控模擬信號(hào)；
(4)所述壓控模擬信號(hào)通過(guò)所述RC濾波電路后，發(fā)送至所述壓控晶振，控制其輸出頻率逐步同步到中心站時(shí)鐘。
9.權(quán)利要求1-7任一所述時(shí)鐘同步電路的的應(yīng)用，其特征在于，適用于不小于125Hz的不同系統(tǒng)幀頻的時(shí)鐘同步。