[0087] 根據(jù)本發(fā)明的至少一種實施方式，圖3為用于一個六線組Out 1至Out 6的發(fā)送 驅(qū)動器示意圖。電壓源Vt及發(fā)送終端電阻器305提供補償信號電平或靜態(tài)信號電平且在在 每個接收線路終端產(chǎn)生一已知電流，從而產(chǎn)生所期望的表示"〇"信號的接收信號電平。當(dāng)在 電阻器310、311和312上施加相應(yīng)輸入Al，Bl或Cl時，可分別在相應(yīng)所選輸出Out UOut 2或Out 3中增加電流301，從而使該線路產(chǎn)生" + "信號電平。類似地，當(dāng)在電阻器313、314 和315上施加相應(yīng)輸入A2、B2或C2時，可分別從相應(yīng)所選輸出Out UOut 2或Out 3中移 除電流302,從而使相應(yīng)線路產(chǎn)生信號電平。基線參考電平及各級信號水平由Vt和電 流源301和302的值，以及所述已知終端電阻值控制。
[0088] 線路Out 4、0ut 5及Out 6的驅(qū)動器以同樣的方式工作。其中，輸入DUEl和Fl 控制" + "電平，輸入D2、E2和F2控制電平。
[0089] 每個三線子組Out l/0ut 2/0ut 3和Out 4/0ut 5/0ut 6中，均嚴(yán)格具有一個" + " 信號，一個"〇"信號，以及一個信號。因此，每個三線子組的驅(qū)動器所消耗的電流為恒 定值，從而不增加系統(tǒng)的同步開關(guān)輸出噪聲。
[0090] 線路接收器
[0091] 根據(jù)本發(fā)明的至少一種實施方式，圖4為使用5b6w-RS碼的六線組線路接收器示 意圖。每一六線組使用六個差分比較器401至406,用于執(zhí)行（In I-In 2)、（In 2-In 3)、 (In I-In 3)、（In 4-In 5)、（In 5-In 6)及（In 4-In 6)這六種比較，以分別產(chǎn)生一個數(shù) 字輸出Out A至Out F。由此可見，此接收器為無參照接收器，并可提供抗共模噪聲效應(yīng)。
[0092] 如圖所示，每個輸入In 1至In 6均由相應(yīng)電阻器410至415端接于終端電壓Vt。 在一種實施方式中，Vt為系統(tǒng)接地電壓。
[0093] 圖4A和圖4的區(qū)別只在于上述終端電阻器的連接方式不同。在圖4A所示實施方 式中，電阻器410、411和412連接于一共有節(jié)點。三線子組{In 1，In 2, In 3}中的單個 " + "信號和單個信號的合并接收電流在所述共有節(jié)點上產(chǎn)生一已知電壓，作為"〇"信號 電平的虛擬源。此外，電阻器413、414和415同樣采用此共有終端連接方式。
[0094] 圖5所示為此信令方法的例示眼圖。其中，圖5A所示為源端和終端端接電阻均為 100歐姆且互連線路為1 μ m條件下的模擬接收電平；圖5B所示為互連線路為3 μ m時的相 同系統(tǒng)模擬結(jié)果。其中，所示各電壓為與基線參考電平的差值。
[0095] 5b6w-RS編碼及解碼
[0096] 根據(jù)本發(fā)明的至少一種實施方式，通過例如查詢表或組合邏輯，使用數(shù)據(jù)值與碼 字之間的簡單的一對一映射，可實現(xiàn)將5比特的二進制數(shù)據(jù)編碼成6個向量信令碼字信號。 在高速應(yīng)用中，組合邏輯編碼器實施時所需資源較少，因此耗電量及操作延遲較低。在另 一實施方式中，如圖6所示例示組合邏輯編碼器，In[4:0]的五個輸入比特產(chǎn)生編碼輸出 I0w0[l:0]、I0wl[l:0]、I0w2[l:0]、Ilw0[l:0]、llwl[l:0]和 Ilw2[l:0]，以對六條線路的 輸出驅(qū)動器實施控制。由于輸出線路信號為三進制信號，因此每個三進制輸出驅(qū)動器信號 (例如，圖3所示信號Al，A2, Bl，B2, Cl，C2)的控制需要使用兩個二進制編碼器輸出。
[0097] 根據(jù)本發(fā)明的至少一種實施方式，可同樣使用查詢表或組合邏輯確定出接收信號 (例如，圖4所示Out A至Out F)所表示的5比特二進制數(shù)據(jù)值。同樣的，在高速應(yīng)用中， 由于組合邏輯解碼器實施時所需資源較少，因此耗電量及操作延遲較低。圖7為根據(jù)本發(fā) 明的至少一種實施方式的例示組合邏輯解碼器。
[0098] 根據(jù)計算，在所述例示系統(tǒng)配置中，一種使用5b6w_RS碼的發(fā)送器和接收器的例 示實施方式所需的功耗為169mW (通常情況下）和253mW (最差情況下），在所述例示實施工 藝中的所需電路面積約為〇. 37mm2。
[0099] 5b6w-RS編碼的其他已知變體的實施例見參考文獻Cronie I、Cronie II、Cronie III 和 Fox I。
[0100] 非端接互連實施方式
[0101] 此節(jié)描述滿足所述系統(tǒng)要求的另一解決方案，該方案使用電壓模式CMOS式驅(qū)動 器以及非端接互連布線方式。
[0102] 在本發(fā)明的至少一種實施方式中，使用一種稱為"躍迀限幅三進制4-線1-躍迀 低擺幅碼"，或稱為"TLT (4, I)-RS碼"的躍迀限幅碼。在一種實施方式中，其使用小型有限 脈沖響應(yīng)（Finite Impulse Response，F(xiàn)IR)濾波器，用于使4條線路上發(fā)送的躍幅最小化。 其中，所述4條線路中的每一條均使用三電平（三進制）接口。
[0103] 驅(qū)動器詵擇
[0104] 在低電容、中等頻率以及/或者躍迀限幅的接口應(yīng)用中，非端接CMOS式驅(qū)動器的 功耗可比前述實施例中所使用的電流模式邏輯驅(qū)動器更小。此節(jié)中所述解決方案采用CMOS 式驅(qū)動器。
[0105] 非端接CMOS式驅(qū)動器的一個特點在于，其功耗主要產(chǎn)生于躍迀中。因此，無論采 用何種編碼技術(shù)，CMOS式驅(qū)動器總會產(chǎn)生一定的SSO噪聲。由于在使用CMOS式驅(qū)動器的 情況下不可能完全消除SSO噪聲，因此我們的目標(biāo)在于大幅降低SSO噪聲以及1/0接口的 功耗。
[0106] 本文SSO噪聲及功耗的計算中，作如下假設(shè)：
[0107] 1.由于使用CMOS驅(qū)動器，因此大部分的供電只消耗于從低電壓值向高電壓值的 躍迀，而且功耗大小與躍迀量成正比。
[0108] 2.由于驅(qū)動器中反相器鏈等的作用，極小部分的功耗產(chǎn)生于從高電壓值向低電壓 值的躍迀。
[0109] 3.單條線路從X值躍迀至y值時對總SSO噪聲的貢獻為x-y的絕對值。
[0110] 4.總SSO噪聲為所有線路的SSO噪聲貢獻總和。
[0111] 5.下文中SSO噪聲與功耗均以數(shù)字示出，這些數(shù)字應(yīng)視作與以同等躍迀速度驅(qū)動 同等負(fù)載的單端CMOS驅(qū)動器所產(chǎn)生的數(shù)字相關(guān)聯(lián)。
[0112] 三講制電平
[0113] 如上所述，本文提倡在每條傳輸線上使用3電平信令，我們將此編碼方案稱為"三 進制編碼"。在此例中，上述電平與線路上的電壓電平相對應(yīng)，而所述線路上的電壓電平又 取決于系統(tǒng)的Vdd以及信號的擺幅。為了在描述中消除電壓的因素，以及為了實現(xiàn)與單端 信令的公平比較，此處示例中假設(shè)：
[0114] 魯對于全擺幅單端（SE)二進制信令而言，電壓電平的乘數(shù)為0和1( 即，電壓電平 對應(yīng)于0 X Vdd以及I X Vdd)
[0115] 魯對于低擺幅（RS)三進制編碼，電壓電平乘數(shù)為0、1/4和1/2。
[0116] 上述假設(shè)值的目的在于描述說明，并不表明任何限制。
[0117] 線路狀杰
[0118] 下文中，為了編碼算法描述的簡單性，兩個二進制狀態(tài)表示為0和1，三個三進制 狀態(tài)表示為〇、1和2。這些狀態(tài)與上述用于狀態(tài)傳輸?shù)碾妷弘娖匠藬?shù)無關(guān)。
[0119] P#聲類銦
[0120] 對于用于解決上述系統(tǒng)限制的示例實施方式而言，可認(rèn)為，與熱噪聲和其他噪聲 源相比，同步開關(guān)輸出（SSO)噪聲為最主要的噪聲源。
[0121] 降低功耗及SSO矂聲的摶術(shù)
[0122] 在本發(fā)明的至少一種實施方式中，描述了兩種接口改進技術(shù)。這兩種技術(shù)既可單 獨使用，也可為了達到最大的效果而同時使用。
[0123] 如下節(jié)所述，第一個改進技術(shù)在于增設(shè)躍迀限幅編碼方案。
[0124] 第二個改進技術(shù)在于降低接口擺幅。在寬的高帶寬接口中同時降低功耗及SSO噪 聲的一種重要技術(shù)在于降低該接口的擺幅。下述三進制接口的低擺幅形制可使峰值SSO噪 聲以及平均功耗進一步降低。
[0125] 躍訐限幅編碼
[0126] 由于對于非端接CMOS驅(qū)動器而言，躍迀非常重要。因此，通過躍迀編碼信息是極 其合理的。如果在線路上使用二進制狀態(tài)，則無法在降低SSO噪聲的同時，保持引腳的完全 利用率，即在每一時鐘周期內(nèi)在每條線路上傳輸一個比特的性能。因此，本文所述應(yīng)用中降 低SSO噪聲的方法中可使用三進制編碼。如本文公開內(nèi)容所述，此類代碼可將峰值SSO噪 聲降至約為單端信令峰值SSO噪聲的12. 5%。
[0127] 所述SSO噪聲降低碼中的一種在本文中稱為TLT (4, 1)-RS碼，該碼為只使用4條 線路的小型有效代碼。因此，在一種滿足上述例示系統(tǒng)要求的實施方式中，采用多套此類四 線子系統(tǒng)，以滿足總體處理能力要求。
[0128] 此處描述一種基于相加對3取余法（mod_3addition)的躍迀編碼方案。此運算先 將0/1/2三個整數(shù)中的一個與另一個此類整數(shù)相加，然后求出此相加結(jié)果除以3后的余數(shù)。 此外，該運算還可描述為下表：
[0129] 0 1 % 0 0 1 2 1 1 2. 0 2 2 〇 1
[0130] TLT (4, D-RS 碼
[0131] TLT(4, 1)碼運行于每一周期允許一個躍迀的四線接口上，即使用時鐘周期間的狀 態(tài)躍迀已通過每一周期內(nèi)只允許一條線路上的值發(fā)生變化而最小化的四線組。該碼為三進 制碼，也就是說，每條線路可取三個值（此處標(biāo)記為〇、1和2)中的一個。由于相繼的已編碼 TLT(4, 1)輸出之間只允許發(fā)生一個線路變化，因此由所有可能的躍迀方式組成的編碼空間 大小為9 (即無躍迀，以及四條線路中的一條向兩條新線路中的任意一條躍迀）。從而可知， 每個TLT(4, 1)碼可直接對三比特輸入數(shù)據(jù)字的變化進行編碼，例如，對由當(dāng)前輸入數(shù)據(jù)字 與前一輸入數(shù)據(jù)字之間的三比特差值表示的三比特輸入數(shù)據(jù)字變化進行編碼。
[0132] 相應(yīng)編碼器可包含前述相加對3取余法以及簡易FIR濾波器。此FIR濾波器