皇二極管（SBD:SchottkyBarrier Diode)。碳化娃襯底1由襯底層Ia和N-型的碳化娃半導體層Ib(漂移層）構(gòu)成，其中， 襯底層Ia由N+型的碳化娃構(gòu)成，N-型的碳化娃半導體層Ib在襯底層Ia上形成。在碳 化硅半導體層Ib內(nèi)上部的所謂的終端區(qū)域形成有P型的終端阱區(qū)域2,在終端阱區(qū)域2內(nèi) 形成有P+型的高濃度終端阱區(qū)域2a。更詳細而言，優(yōu)選將高濃度終端阱區(qū)域2a設(shè)置為存 在于終端阱區(qū)域2的內(nèi)部，且不到達終端阱區(qū)域2和碳化硅半導體層Ib之間的PN結(jié)部。
[0038] 作為N型的雜質(zhì)能夠采用氮（N)、磷（P)，作為P型的雜質(zhì)能夠采用鋁（Al)、硼（B)， 在本實施方式中，將N型的雜質(zhì)設(shè)為氮，將P型的雜質(zhì)設(shè)為鋁。碳化硅半導體層Ib的N型 的雜質(zhì)濃度比襯底層Ia的N型的雜質(zhì)濃度低，根據(jù)碳化硅半導體裝置100的設(shè)計耐壓而設(shè) 定碳化硅半導體層Ib的N型的雜質(zhì)濃度和厚度。終端阱區(qū)域2的每單位面積的P型的雜 質(zhì)量優(yōu)選設(shè)為 1. 〇X1013/cm2~I. 0X10 14/cm2,更優(yōu)選設(shè)為 2. 0X1013/cm2~5. 0X10 13/cm2， 在本實施方式中，設(shè)為2.OX1013/cm2。高濃度終端阱區(qū)域2a的每單位面積的P型的雜質(zhì)量 比終端阱區(qū)域2的每單位面積的P型雜質(zhì)量大，且優(yōu)選設(shè)為大于或等于2. 0X1014/cm2,在本 實施方式中為4.OXIO1Vcm2。
[0039] 另外，如圖1(b)所示，在俯視方向上，終端阱區(qū)域2以及高濃度終端阱區(qū)域2a形 成為環(huán)狀的形狀。并且，如圖1(b)所示，終端阱區(qū)域2形成在碳化硅半導體層Ib內(nèi)的一部 分，高濃度終端阱區(qū)域2a形成在終端阱區(qū)域2內(nèi)的一部分。
[0040] 返回到圖I(a)，在碳化硅半導體層Ib的表面上，形成有場絕緣膜3、肖特基電極4。 肖特基電極4在碳化硅半導體層Ib的表面上的中央部形成，與碳化硅半導體層Ib進行肖 特基接合。場絕緣膜3在碳化硅半導體層Ib的表面上形成于比肖特基電極4靠外周側(cè)的 所謂的終端區(qū)域上，并將肖特基電極4與碳化硅半導體層Ib進行肖特基接合的部分包圍。 肖特基電極4的一部分位于終端阱區(qū)域2以及高濃度終端阱區(qū)域2a上，并與各區(qū)域接觸。 另外，肖特基電極4形成為攀升至場絕緣膜3,肖特基電極4的外周端位于場絕緣膜3上。
[0041] 另外，能夠?qū)⒀趸瑁⊿iO2)、氮化硅（SiN)用于場絕緣膜3,場絕緣膜3的厚度能 夠設(shè)為例如0.5ym~1.5ym。在本實施方式中，將厚度為LOym的SiOJ莫用作場絕緣 膜3。肖特基電極4只要是與碳化硅半導體進行肖特基接合的金屬即可，能夠使用鈦、鉬、 鎳、金等，能夠?qū)⑿ぬ鼗姌O4的厚度設(shè)為例如IOOnm~300nm。在本實施方式中，將厚度為 200nm的鈦膜用作肖特基電極4。
[0042] 在肖特基電極4上形成有表面電極5。表面電極5將肖特基電極4的外周端覆蓋。 即，表面電極5的外周端越過肖特基電極4的外周端而位于場絕緣膜3上。表面電極5能 夠使用包含鋁、銅、鉬、鎳的某一種在內(nèi)的金屬、Al-Si之類的鋁合金等，能夠?qū)⒈砻骐姌O5 的厚度設(shè)為例如3. 0ym~6. 0ym。在本實施方式中，將厚度為4. 8ym的鋁層用作表面電 極5。
[0043] 并且，優(yōu)選表面電極5的外周端位于終端阱區(qū)域2上，表面電極5的外周端相對于 終端阱區(qū)域2的外周端存在于向內(nèi)側(cè)大于或等于15ym處。另外，優(yōu)選表面電極5的外周 端位于高濃度終端阱區(qū)域2a上，表面電極5的外周端相對于高濃度終端阱區(qū)域2a的外周 端存在于向內(nèi)側(cè)大于或等于2ym處。
[0044] 在場絕緣膜3以及表面電極5上形成有表面保護膜6。表面保護膜6形成為將表面 電極5的外周端覆蓋，為了進行與外部端子的連接，在表面電極5的中央部上具有開口。另 外，為了使來自外部環(huán)境的應(yīng)力緩和，表面保護膜6優(yōu)選為有機樹脂膜，在本實施方式中， 將聚酰亞胺用作表面保護膜6。
[0045] 在碳化硅襯底1 (襯底層la)的背面?zhèn)刃纬捎斜趁骐姌O7。背面電極7和襯底層Ia進行歐姆接合。因此，可以將能夠與作為襯底層Ia的碳化硅進行歐姆接合的鎳、鋁、鉬等 金屬用于背面電極7,在本實施方式中使用鎳。
[0046] 下面，對碳化硅半導體裝置100的制造方法進行說明。圖2及圖3是表示碳化硅 半導體裝置100的制造方法中的各工序的剖面圖。
[0047] 在圖2(a)中，準備由N+型的襯底層la、以及在襯底層Ia的上表面外延結(jié)晶生長 的N-型的碳化硅半導體層Ib構(gòu)成的碳化硅襯底1。并且，利用公知的方法、例如照相制版 技術(shù)，以規(guī)定的形狀對抗蝕膜（未圖示）進行圖案化。然后，從抗蝕膜上選擇性地對P型的 雜質(zhì)進行離子注入，由此在碳化硅半導體層Ib內(nèi)的上部形成P型的終端阱區(qū)域2 (保護環(huán) 區(qū)域）。并且，利用同樣的方法，在終端阱區(qū)域2內(nèi)形成P型的高濃度終端阱區(qū)域2a。
[0048] 這里，對P型的雜質(zhì)區(qū)域例如作為雜質(zhì)離子而注入鋁離子或者硼離子，在離子注 入以后，在大于或等于1500°C的高溫下進行退火，由此使雜質(zhì)離子電活性化，形成規(guī)定導電 型的區(qū)域。此外，如上所述，終端阱區(qū)域2的每單位面積的P型的雜質(zhì)量優(yōu)選設(shè)為LOXIO13/ cm2~I.OX10 14/cm2,在本實施方式中，設(shè)為2.OX1013/cm2,高濃度終端講區(qū)域2a的每單 位面積的P型的雜質(zhì)量優(yōu)選設(shè)為2.OXIO1Vcm2~I.OX10 15/cm2,在本實施方式中，設(shè)為 4.OX1014/cm2。另外，在形成P型雜質(zhì)量較大的高濃度終端阱區(qū)域2a時等，在有可能因離 子注入而導致在碳化硅半導體層Ib內(nèi)產(chǎn)生的缺陷增大的情況下，優(yōu)選將離子注入時的注 入溫度設(shè)為大于或等于150°C的溫度條件。
[0049] 另外，關(guān)于P型雜質(zhì)的離子注入，例如將注入能量設(shè)為IOOkeV~700keV。在這種 情況下，如果將上述各區(qū)域的每單位面積的雜質(zhì)量[cm_2]換算為雜質(zhì)濃度[cm_3]，則終端 阱區(qū)域2的雜質(zhì)濃度為I.OXIO1Vcm3~I.OX10 19/cm3,高濃度終端阱區(qū)域2a的雜質(zhì)濃度 為 8. 0X1017/cm3~2. 0X10 2Vcm30
[0050] 接著，在圖2(b)中，例如通過CVD法在碳化硅半導體層Ib的表面上堆積厚度為 1. 0ym的硅氧化膜，然后，通過照相制版和蝕刻將中央部的硅氧化膜去除，形成具有開口部 的場絕緣膜3。場絕緣膜3的開口端形成為位于終端阱區(qū)域2上，更優(yōu)選位于高濃度終端阱 區(qū)域2a上。由此，通過后述的工序形成的肖特基電極4與終端阱區(qū)域2以及高濃度終端阱 區(qū)域2a接觸，能夠降低肖特基電極4的接觸電阻。
[0051] 接下來，在圖2(c)中，在碳化硅襯底1的襯底層Ia的背面?zhèn)刃纬杀趁骐姌O7。此 外，背面電極7的形成也可以在以下說明的碳化硅襯底1的表面?zhèn)鹊墓ば蛉客戤呉院筮M 行。
[0052] 接下來，在圖3(a)中，利用濺射法，在形成有場絕緣膜3的碳化硅半導體層Ib的 整個表面上，對成為肖特基電極4的金屬膜8進行成膜。在本實施方式中，將成膜的金屬膜 8設(shè)為厚度為200nm的鈦膜。并且，利用照相制版技術(shù)對規(guī)定的圖案形狀的抗蝕膜9進行成 膜。然后，在圖3(b)中，將抗蝕膜9作為掩模而對金屬膜8進行蝕刻，形成期望形狀的肖特 基電極4(圖3b)。在金屬膜8的蝕刻中，能夠利用干蝕刻法、濕蝕刻法，但是為了減輕對芯 片的損傷，優(yōu)選使用濕蝕刻法，例如將氫氟酸（HF)用作蝕刻液。此外，由于金屬材料和蝕刻 液的關(guān)系等，厚度較薄的肖特基電極4的端部容易變?yōu)榧怃J的形狀，在圖3中，將在肖特基 電極4的端部形成的尖銳的部分稱為蝕刻殘渣4a。
[0053] 接著，在圖3 (c)中，以將肖特基電極4覆蓋的方式，S卩，以將蝕刻殘渣4a覆蓋的方 式在場絕緣膜3以及肖特基電極4上形成表面電極5。與肖特基電極4的形成相同，表面電 極5的形成能夠通過在整個面對規(guī)定的金屬膜進行成膜以后進行蝕刻而進行，金屬膜的蝕 刻例如通過使用磷酸類的蝕刻液的濕蝕刻而進行。然后，以將表面電極5覆蓋的方式形成 表面保護膜6,由此完成本實施方式所涉及的碳化硅半導體裝置100。
[0054] 下面，對本實施方式所涉及的碳化硅半導體裝置100的動作進行說明。在本實施 方式所涉及的碳化硅半導體裝置中，如果相對于表面電極5將負的電壓施加于背面電極7， 則電流從表面電極5向背面電極7流動，碳化硅半導體裝置100形成為導通狀態(tài)（0N狀態(tài)）。 另一方面，如果相對于表面電極5將正的電壓施加于背面電極7,則通過肖特基電極4和碳 化硅半導體層Ib之間的肖特基結(jié)以及終端阱區(qū)域2和碳